JPH0650499B2 - マイクロプロセッサ間デ−タ転送方式 - Google Patents
マイクロプロセッサ間デ−タ転送方式Info
- Publication number
- JPH0650499B2 JPH0650499B2 JP60081326A JP8132685A JPH0650499B2 JP H0650499 B2 JPH0650499 B2 JP H0650499B2 JP 60081326 A JP60081326 A JP 60081326A JP 8132685 A JP8132685 A JP 8132685A JP H0650499 B2 JPH0650499 B2 JP H0650499B2
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- Japan
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- microprocessor
- common memory
- central processing
- bus
- arithmetic processing
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、共通メモリを用いてマイクロプロセッサ間
のデータ転送を行なうマイクロプロセッサ間データ転送
方式に関する。
のデータ転送を行なうマイクロプロセッサ間データ転送
方式に関する。
（従来の技術） 第２図は、従来の共通メモリを用いたデータ転送方式を
示すブロック図である。同図において、共通メモリ22は
マイクロプロセッサ23-1,23-2,…，23-Ｎのデータを一
時格納し、各マイクロプロセッサが共用できるものであ
る。また、共通メモリ22及びマイクロプロセッサ23-1,2
3-2,…，23-Ｎは共通バス21を介して相互接続されてい
る。
示すブロック図である。同図において、共通メモリ22は
マイクロプロセッサ23-1,23-2,…，23-Ｎのデータを一
時格納し、各マイクロプロセッサが共用できるものであ
る。また、共通メモリ22及びマイクロプロセッサ23-1,2
3-2,…，23-Ｎは共通バス21を介して相互接続されてい
る。
次に、上記構成による従来のデータ転送方式を説明す
る。
る。
マイクロプロセッサ23-1,23-2,…，23-Ｎが共通メモリ2
2へのアクセスを希望する場合、共通バス21が空かどう
かチェックして空状態となるまでマイクロプロセッサ23
-1,23-2,…，23-Ｎは待ち状態となる。共通バス21が空
になると、マイクロプロセッサ23-1,23-2,…，23-Ｎの
待ち状態が解けてマイクロプロセッサ23-1,23-2,…，23
-Ｎは共通バス21を介して共通メモリ22をアクセスして
いた。例えば、マイクロプロセッサ23-1が共通メモリ22
へのアクセスを行なっていた場合、マイクロプロセッサ
23-2が共通メモリ22へのアクセスを希望したときマイク
ロプロセッサ23-1のアクセス動作終了までマイクロプロ
セッサ23-2は待ち状態となり、マイクロプロセッサ23-1
のアクセス動作終了となってはじめて共通メモリ22への
アクセスができるのである。
2へのアクセスを希望する場合、共通バス21が空かどう
かチェックして空状態となるまでマイクロプロセッサ23
-1,23-2,…，23-Ｎは待ち状態となる。共通バス21が空
になると、マイクロプロセッサ23-1,23-2,…，23-Ｎの
待ち状態が解けてマイクロプロセッサ23-1,23-2,…，23
-Ｎは共通バス21を介して共通メモリ22をアクセスして
いた。例えば、マイクロプロセッサ23-1が共通メモリ22
へのアクセスを行なっていた場合、マイクロプロセッサ
23-2が共通メモリ22へのアクセスを希望したときマイク
ロプロセッサ23-1のアクセス動作終了までマイクロプロ
セッサ23-2は待ち状態となり、マイクロプロセッサ23-1
のアクセス動作終了となってはじめて共通メモリ22への
アクセスができるのである。
（発明が解決しようとする問題点） しかしながら、上記従来の方式では、マイクロプロセッ
サ23-1,23-2,…，23-Ｎのうち１つを処理優先度の高い
中央処理用マイクロプロセッサとその他を分散処理用マ
イクロプロセッサとした場合、処理優先度の高い中央処
理用マイクロプロセッサが分散処理用マイクロプロセッ
サに対してデータ転送を行なうときにもかかわらず中央
処理用マイクロプロセッサに待ち状態が発生し、中央処
理用マイクロプロセッサの処理能力が低下するという問
題点があった。
サ23-1,23-2,…，23-Ｎのうち１つを処理優先度の高い
中央処理用マイクロプロセッサとその他を分散処理用マ
イクロプロセッサとした場合、処理優先度の高い中央処
理用マイクロプロセッサが分散処理用マイクロプロセッ
サに対してデータ転送を行なうときにもかかわらず中央
処理用マイクロプロセッサに待ち状態が発生し、中央処
理用マイクロプロセッサの処理能力が低下するという問
題点があった。
この発明はこれらの問題点を解決するためのもので、中
央処理用マイクロプロセッサが分散処理用マイクロプロ
セッサに対してデータ転送を行なう場合に発生する、中
央処理用マイクロプロセッサの待ち状態による中央処理
用マイクロプロセッサの処理能力低下なしに分散処理マ
イクロプロセッサにデータ転送を行なうことのできるマ
イクロプロセッサ間データ転送方式を提供することを目
的とする。
央処理用マイクロプロセッサが分散処理用マイクロプロ
セッサに対してデータ転送を行なう場合に発生する、中
央処理用マイクロプロセッサの待ち状態による中央処理
用マイクロプロセッサの処理能力低下なしに分散処理マ
イクロプロセッサにデータ転送を行なうことのできるマ
イクロプロセッサ間データ転送方式を提供することを目
的とする。
（問題点を解決するための手段） この発明は前記問題点を解決するために中央処理用マイ
クロプロセッサと複数のローカルの分散処理用マイクロ
プロセッサ間が共通バスで結ばれ、この共通バスを介し
て中央処理用マイクロプロセッサと各々のローカルの分
散処理用マイクロプロセッサ間のデータ転送を行なうマ
イクロプロセッサ間データ転送方式において、ローカル
の分散処理用マイクロプロセッサ内に演算処理部、共通
メモリ及びアクセス制御手段を設けたことに特徴があ
る。更に、詳細に示すと、演算処理部は分散処理用デー
タの処理を行ない、共通メモリは中央処理用マイクロプ
ロセッサ及び演算処理部のデータを一時格納する。ま
た、アクセス制御手段は演算処理部の共通メモリへのア
クセス動作を検出した場合と中央処理用マイクロプロセ
ッサの共通メモリへのアクセス動作を検出した場合の双
方の場合に、演算処理部を待ち状態にする待ち要求信号
を演算処理部に出力するとともに、中央処理用マイクロ
プロセッサの前記共通メモリへのアクセスがないことを
条件に待ち要求信号を解除する。また、アクセス制御手
段により演算処理部の共通メモリへのアクセスの有無に
かかわらず、中央処理用マイクロプロセッサは待ち状態
になることなく共通メモリをアクセスできる。
クロプロセッサと複数のローカルの分散処理用マイクロ
プロセッサ間が共通バスで結ばれ、この共通バスを介し
て中央処理用マイクロプロセッサと各々のローカルの分
散処理用マイクロプロセッサ間のデータ転送を行なうマ
イクロプロセッサ間データ転送方式において、ローカル
の分散処理用マイクロプロセッサ内に演算処理部、共通
メモリ及びアクセス制御手段を設けたことに特徴があ
る。更に、詳細に示すと、演算処理部は分散処理用デー
タの処理を行ない、共通メモリは中央処理用マイクロプ
ロセッサ及び演算処理部のデータを一時格納する。ま
た、アクセス制御手段は演算処理部の共通メモリへのア
クセス動作を検出した場合と中央処理用マイクロプロセ
ッサの共通メモリへのアクセス動作を検出した場合の双
方の場合に、演算処理部を待ち状態にする待ち要求信号
を演算処理部に出力するとともに、中央処理用マイクロ
プロセッサの前記共通メモリへのアクセスがないことを
条件に待ち要求信号を解除する。また、アクセス制御手
段により演算処理部の共通メモリへのアクセスの有無に
かかわらず、中央処理用マイクロプロセッサは待ち状態
になることなく共通メモリをアクセスできる。
（作用） 中央処理用マイクロプロセッサにおいて、共通メモリを
アクセスするときは、アクセス制御手段はローカルの分
散処理用マイクロプロセッサ内の演算処理部に待ち要求
信号を出力して演算処理部を待ち状態にしているので、
優先されて共通メモリをアクセスできる。また、演算処
理部において、共通メモリをアクセスするときは、アク
セス制御手段により一旦待ち状態となり、、中央処理用
マイクロプロセッサが共通メモリをアクセスしていない
ことを検出してから待ち要求信号を解除して共通メモリ
をアクセスする。
アクセスするときは、アクセス制御手段はローカルの分
散処理用マイクロプロセッサ内の演算処理部に待ち要求
信号を出力して演算処理部を待ち状態にしているので、
優先されて共通メモリをアクセスできる。また、演算処
理部において、共通メモリをアクセスするときは、アク
セス制御手段により一旦待ち状態となり、、中央処理用
マイクロプロセッサが共通メモリをアクセスしていない
ことを検出してから待ち要求信号を解除して共通メモリ
をアクセスする。
（実施例） 以下、この発明の一実施例を図面に基づいて説明する。
第１図は、この発明の一実施例を示すブロック図であ
る。同図において、１は共通バス、２は中央処理用マイ
クロプロセッサ、３は演算処理部、４は共通メモリ、５
はバス制御回路、6,7はバスゲート、８はローカルバ
ス、９はバスゲート信号、10は待ち要求信号、11はイン
バータ、12-1,…，12-Ｎはローカルの分散処理用マイク
ロプロセッサである。ここで、演算処理部３は従来の方
式における分散処理用マイクロプロセッサと同じ機能を
有するものである。共通メモリ４は中央処理用マイクロ
プロセッサ２及び演算処理部３のデータを一時格納する
ためのものである。バス制御回路５は共通バス１が空か
どうかを監視し、それに応じてバスゲート6,7を制御
し、かつ演算処理部３に対する待ち状態の指示を行なう
ことにより、共通メモリ４へのアクセスを制御するため
のものである。さらに、バス制御回路５は中央処理用マ
イクロプロセッサ２の制御する共通バス１及び演算処理
部３の制御するローカルバス８を引き込んでいる。ま
た、共通メモリ４を制御するバスゲート信号９はバスゲ
ート６のイネーブル端子及びインバータ11を通しバスゲ
ート７のイネーブル端子に各々供給されており、また演
算処理部３に対する待ち要求信号10は演算処理部３のWA
IT端子に供給されている。さらに、共通メモリ４はバス
ゲート６を通してローカルバス８と接続されており、か
つバスゲート７を通して共通バス１と接続されている。
る。同図において、１は共通バス、２は中央処理用マイ
クロプロセッサ、３は演算処理部、４は共通メモリ、５
はバス制御回路、6,7はバスゲート、８はローカルバ
ス、９はバスゲート信号、10は待ち要求信号、11はイン
バータ、12-1,…，12-Ｎはローカルの分散処理用マイク
ロプロセッサである。ここで、演算処理部３は従来の方
式における分散処理用マイクロプロセッサと同じ機能を
有するものである。共通メモリ４は中央処理用マイクロ
プロセッサ２及び演算処理部３のデータを一時格納する
ためのものである。バス制御回路５は共通バス１が空か
どうかを監視し、それに応じてバスゲート6,7を制御
し、かつ演算処理部３に対する待ち状態の指示を行なう
ことにより、共通メモリ４へのアクセスを制御するため
のものである。さらに、バス制御回路５は中央処理用マ
イクロプロセッサ２の制御する共通バス１及び演算処理
部３の制御するローカルバス８を引き込んでいる。ま
た、共通メモリ４を制御するバスゲート信号９はバスゲ
ート６のイネーブル端子及びインバータ11を通しバスゲ
ート７のイネーブル端子に各々供給されており、また演
算処理部３に対する待ち要求信号10は演算処理部３のWA
IT端子に供給されている。さらに、共通メモリ４はバス
ゲート６を通してローカルバス８と接続されており、か
つバスゲート７を通して共通バス１と接続されている。
次に、本実施例の動作について説明する。
はじめに、ローカルの分散処理用マイクロプロセッサ12
-1,…，12-Ｎにおける初期設定として、バス制御回路５
より出力されるバスゲート信号９はバスゲート７がイネ
ーブルになるように（論理“０”又は“１”）、かつバ
スゲート６がディスエーブルになるように（論理“１”
又は“０”）設定され、中央処理用マイクロプロセッサ
２は共通メモリ４へのアクセスが可能となっている。
-1,…，12-Ｎにおける初期設定として、バス制御回路５
より出力されるバスゲート信号９はバスゲート７がイネ
ーブルになるように（論理“０”又は“１”）、かつバ
スゲート６がディスエーブルになるように（論理“１”
又は“０”）設定され、中央処理用マイクロプロセッサ
２は共通メモリ４へのアクセスが可能となっている。
演算処理部３が共通メモリ４をアクセスする場合は上記
のような初期設定によりバスゲート６がディスエーブル
になっているため、バス制御回路５が演算処理部３の共
通メモリ４へのアクセス動作を検出する。その時点でバ
ス制御回路５は演算処理部３に待ち要求信号10を出力
し、演算処理部３を待ち状態にする。そして、中央処理
用マイクロプロセッサ２が共通メモリ４以外をアクセス
していることを検出し、バスゲート信号９の論理を反転
させバスゲート６をイネーブルに、かつバスゲート７を
ディスエーブルにすると共に演算処理部３の待ち要求信
号10の出力を中止する。すなわち、バス制御回路５は中
央処理用マイクロプロセッサ２のアクセス状況を監視し
ており、中央処理用マイクロプロセッサ２が共通メモリ
４以外をアクセスしている場合のみ、演算処理部３に対
する待ち要求信号１０の出力を中止する。その結果、演
算処理部３は待ち状態がとけ共通メモリ４をアクセスす
る。次に、演算処理部３の共通メモリ４アクセスが終了
すると、バス制御回路５はバスゲート信号９の論理をも
とにもどしバスゲート６をディスエーブルに、かつバス
ゲート７をイネーブルにする。これにより演算処理部３
の共通メモリ４へのアクセスが終了する。
のような初期設定によりバスゲート６がディスエーブル
になっているため、バス制御回路５が演算処理部３の共
通メモリ４へのアクセス動作を検出する。その時点でバ
ス制御回路５は演算処理部３に待ち要求信号10を出力
し、演算処理部３を待ち状態にする。そして、中央処理
用マイクロプロセッサ２が共通メモリ４以外をアクセス
していることを検出し、バスゲート信号９の論理を反転
させバスゲート６をイネーブルに、かつバスゲート７を
ディスエーブルにすると共に演算処理部３の待ち要求信
号10の出力を中止する。すなわち、バス制御回路５は中
央処理用マイクロプロセッサ２のアクセス状況を監視し
ており、中央処理用マイクロプロセッサ２が共通メモリ
４以外をアクセスしている場合のみ、演算処理部３に対
する待ち要求信号１０の出力を中止する。その結果、演
算処理部３は待ち状態がとけ共通メモリ４をアクセスす
る。次に、演算処理部３の共通メモリ４アクセスが終了
すると、バス制御回路５はバスゲート信号９の論理をも
とにもどしバスゲート６をディスエーブルに、かつバス
ゲート７をイネーブルにする。これにより演算処理部３
の共通メモリ４へのアクセスが終了する。
ただし、演算処理部３が共通メモリ４にアクセス中であ
っても、中央処理用マイクロプロセッサ２が共通メモリ
４をアクセスした時点で、バス制御回路５は再び演算処
理部３に対して待ち要求信号１０を出力すると共に、バ
スゲート７をイネーブルに、かつバスゲート６をディス
イネーブルに設定する。その後、中央処理用マイクロプ
ロセッサ２が共通メモリ４以外とアクセスするまで、バ
ス制御回路５は待ち要求信号１０を出力し続ける。
っても、中央処理用マイクロプロセッサ２が共通メモリ
４をアクセスした時点で、バス制御回路５は再び演算処
理部３に対して待ち要求信号１０を出力すると共に、バ
スゲート７をイネーブルに、かつバスゲート６をディス
イネーブルに設定する。その後、中央処理用マイクロプ
ロセッサ２が共通メモリ４以外とアクセスするまで、バ
ス制御回路５は待ち要求信号１０を出力し続ける。
また、中央処理用マイクロプロセッサ２が共通メモリ４
をアクセスする場合、演算処理部３が共通メモリ４をア
クセスしていないときは予めバスゲート７がイネーブル
に、かつバスゲート６がディスエーブルとなっているた
め、中央処理用マイクロプロセッサ２は待ち状態なしに
アクセスできる。さらに、演算処理部３が共通メモリ４
をアクセスしているときに中央処理用マイクロプロセッ
サ２が共通メモリ４へのアクセスを行なう場合は、中央
処理用マイクロプロセッサ２の共通メモリ４へのアクセ
スを検出したバス制御回路５から演算処理部３へ待ち要
求信号が出力され、バス制御回路５からのバスゲート信
号によりバスゲート７がイネーブルに、かつバスゲート
６はディスエーブルとなる。よって、バス制御回路５か
らの待ち要求信号を受信した演算処理部３は待ち状態に
なり、中央処理用マイクロプロセッサ２は待ち状態なに
アクセスできる。そして、演算処理部３は演算処理部３
は中央処理用マイクロプロセッサ２のアクセス動作が終
了するまで待ち状態となる。
をアクセスする場合、演算処理部３が共通メモリ４をア
クセスしていないときは予めバスゲート７がイネーブル
に、かつバスゲート６がディスエーブルとなっているた
め、中央処理用マイクロプロセッサ２は待ち状態なしに
アクセスできる。さらに、演算処理部３が共通メモリ４
をアクセスしているときに中央処理用マイクロプロセッ
サ２が共通メモリ４へのアクセスを行なう場合は、中央
処理用マイクロプロセッサ２の共通メモリ４へのアクセ
スを検出したバス制御回路５から演算処理部３へ待ち要
求信号が出力され、バス制御回路５からのバスゲート信
号によりバスゲート７がイネーブルに、かつバスゲート
６はディスエーブルとなる。よって、バス制御回路５か
らの待ち要求信号を受信した演算処理部３は待ち状態に
なり、中央処理用マイクロプロセッサ２は待ち状態なに
アクセスできる。そして、演算処理部３は演算処理部３
は中央処理用マイクロプロセッサ２のアクセス動作が終
了するまで待ち状態となる。
（発明の効果） 以上説明したように、この発明によれば、マイクロプロ
セッサ間データ転送を中央処理用マイクロプロセッサと
分散処理用マイクロプロセッサ間で行なう場合、共通メ
モリを分散処理用マイクロプロセッサ上に設けることに
より、中央制御用マイクロプロセッサが共通メモリをア
クセスする場合に待ち状態なしに共通メモリをアクセス
でき中央処理用マイクロプロセッサの処理能力が向上す
るマイクロプロセッサ間データ転送方式を提供できる。
セッサ間データ転送を中央処理用マイクロプロセッサと
分散処理用マイクロプロセッサ間で行なう場合、共通メ
モリを分散処理用マイクロプロセッサ上に設けることに
より、中央制御用マイクロプロセッサが共通メモリをア
クセスする場合に待ち状態なしに共通メモリをアクセス
でき中央処理用マイクロプロセッサの処理能力が向上す
るマイクロプロセッサ間データ転送方式を提供できる。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来の共通メモリを用いたデータ転送方式を示すブロ
ック図である。 1,21……共通バス、２……中央処理用マイクロプロセッ
サ、３……演算処理部、4,22……共通メモリ、５……バ
ス制御回路、６，７……バスゲート、８……ローカルバ
ス、９…バスゲート信号、10……待ち要求信号、11……
インバータ、12-1〜12-Ｎ……ローカルの分散処理用マ
イクロプロセッサ、23-1〜23-Ｎ……マイクロプロセッ
サ。
は従来の共通メモリを用いたデータ転送方式を示すブロ
ック図である。 1,21……共通バス、２……中央処理用マイクロプロセッ
サ、３……演算処理部、4,22……共通メモリ、５……バ
ス制御回路、６，７……バスゲート、８……ローカルバ
ス、９…バスゲート信号、10……待ち要求信号、11……
インバータ、12-1〜12-Ｎ……ローカルの分散処理用マ
イクロプロセッサ、23-1〜23-Ｎ……マイクロプロセッ
サ。
Claims (1)
- 【請求項１】中央処理用マイクロプロセッサと複数のロ
ーカルの分散処理用マイクロプロセッサ間が共通バスで
結ばれ、該共通バスを介して前記中央処理用マイクロプ
ロセッサと各々の前記ローカルの分散処理用マイクロプ
ロセッサ間のデータ転送を行なうマイクロプロセッサ間
データ転送方式において、 前記ローカルの分散処理用マイクロプロセッサ内に、 分散処理用データの処理を行なうと共に、待ち要求信号
を受信して待ち状態になる演算処理部と、 前記中央処理用マイクロプロセッサ及び前記演算処理用
のデータを一時格納する共通メモリと、 前記演算処理部の前記共通メモリへのアクセス動作を検
出した場合と前記中央処理用マイクロプロセッサの前記
共通メモリへのアクセス動作を検出した場合の双方の場
合に前記演算処理部を待ち状態にする待ち要求信号を前
記演算処理部に出力すると共に、前記中央処理用マイク
ロプロセッサの前記共通メモリへのアクセスがないこと
を条件に前記待ち要求信号を解除する手段を有し、前記
中央処理用マイクロプロセッサ及び前記演算処理部から
の前記通メモリへのアクセスを制御するアクセス制御手
段とを設け、 該アクセス制御手段により前記演算処理部の前記共通メ
モリへのアクセスの有無にかかわらず、前記中央処理用
マイクロプロセッサは待ち状態になることなく前記共通
メモリをアクセスできることを特徴とするマイクロプロ
セッサ間データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081326A JPH0650499B2 (ja) | 1985-04-18 | 1985-04-18 | マイクロプロセッサ間デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081326A JPH0650499B2 (ja) | 1985-04-18 | 1985-04-18 | マイクロプロセッサ間デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240359A JPS61240359A (ja) | 1986-10-25 |
| JPH0650499B2 true JPH0650499B2 (ja) | 1994-06-29 |
Family
ID=13743264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081326A Expired - Lifetime JPH0650499B2 (ja) | 1985-04-18 | 1985-04-18 | マイクロプロセッサ間デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650499B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63165950A (ja) * | 1986-12-27 | 1988-07-09 | Pfu Ltd | 共通メモリ方式 |
| JPS63240662A (ja) * | 1987-03-28 | 1988-10-06 | Hitachi Ltd | 記憶制御方式 |
| JPS6481066A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Connection system for multi-processor |
| JPH01183762A (ja) * | 1988-01-18 | 1989-07-21 | Daikin Ind Ltd | データ入力方法および装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117847A (en) * | 1975-04-10 | 1976-10-16 | Toshiba Corp | Multi-microcomputer |
| JPS5650451A (en) * | 1979-10-02 | 1981-05-07 | Meidensha Electric Mfg Co Ltd | Multiaccess system of multimicrocomputer |
-
1985
- 1985-04-18 JP JP60081326A patent/JPH0650499B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61240359A (ja) | 1986-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |