JPH03206709A - パワーオン・リセット回路 - Google Patents
パワーオン・リセット回路Info
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- JPH03206709A JPH03206709A JP185090A JP185090A JPH03206709A JP H03206709 A JPH03206709 A JP H03206709A JP 185090 A JP185090 A JP 185090A JP 185090 A JP185090 A JP 185090A JP H03206709 A JPH03206709 A JP H03206709A
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- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバワーオン・リセット回路に関し、特に、ＣＭ
ＯＳ型の半導体集積回路に搭載され、当該半導体集積回
路における電源立ち上り時に、所定のリセット信号を発
生するパワーオン・リセット回路に関する。
ＯＳ型の半導体集積回路に搭載され、当該半導体集積回
路における電源立ち上り時に、所定のリセット信号を発
生するパワーオン・リセット回路に関する。
従来、この種のパワーオン・リセット回路は、その一例
が第２図に示されるように、一対の電源線（電源線１０
６およびアース）に接続された抵抗２７およひ蓄電器２
８を直列に接続したＣ−Ｒ遅延回路に、シュミソト回路
２９を組合せた回路が用いられている、 この従未例においては、電源投入時には、抵抗２７と蓄
電器２８の接続点の電圧は、蓄電器２８を充電する時間
だけ電圧Ｌ昇が遅れるため、シュミット回路２９の出力
は高電圧に保持された状態でスタートする。一定時間後
、前記接続点における電圧がシュミ＝， ｌ−回路２９
のしきい値電圧を越える時点において、シュミット回路
２９の出力電圧は論理レベルＯとなる。この電源投入時
におけるシュミット回路２９の高電圧出力１０７が通常
リセット信号として用いられる。この従来例のパワーオ
ン・リセット回路は、直流電流経路がないので消費電流
が非常に小さいパワーオン・リセット回路として利用さ
れている。
が第２図に示されるように、一対の電源線（電源線１０
６およびアース）に接続された抵抗２７およひ蓄電器２
８を直列に接続したＣ−Ｒ遅延回路に、シュミソト回路
２９を組合せた回路が用いられている、 この従未例においては、電源投入時には、抵抗２７と蓄
電器２８の接続点の電圧は、蓄電器２８を充電する時間
だけ電圧Ｌ昇が遅れるため、シュミット回路２９の出力
は高電圧に保持された状態でスタートする。一定時間後
、前記接続点における電圧がシュミ＝， ｌ−回路２９
のしきい値電圧を越える時点において、シュミット回路
２９の出力電圧は論理レベルＯとなる。この電源投入時
におけるシュミット回路２９の高電圧出力１０７が通常
リセット信号として用いられる。この従来例のパワーオ
ン・リセット回路は、直流電流経路がないので消費電流
が非常に小さいパワーオン・リセット回路として利用さ
れている。
上述した従来のパワーオン・リセット回路においては、
Ｃ−Ｒ回路の時定数に起因する遅延時間を利用している
ため、電源が、この時定数を越える程度の低速度にて立
上る場合には、シュミソト回路の出力は低電圧を維持し
たままの状態でリセット信号を出力しないため、本来の
パワーオン・リセット回路としての機能が損われてしま
うという欠点がある。
Ｃ−Ｒ回路の時定数に起因する遅延時間を利用している
ため、電源が、この時定数を越える程度の低速度にて立
上る場合には、シュミソト回路の出力は低電圧を維持し
たままの状態でリセット信号を出力しないため、本来の
パワーオン・リセット回路としての機能が損われてしま
うという欠点がある。
また、一旦、電源が立上った以後において、電源電圧が
半導体集積回路の動作電圧以下になる状態においても、
その電圧が殆ど零電圧に近くならないと、次に電源電圧
が上昇してもリセット信号が出力されない。従って，電
源電圧が何らかの原因にて低下した後に復帰するような
場合、正常な電源電圧が供給されないために、半導体集
積回路が正常に動作しなくなるという欠点がある。
半導体集積回路の動作電圧以下になる状態においても、
その電圧が殆ど零電圧に近くならないと、次に電源電圧
が上昇してもリセット信号が出力されない。従って，電
源電圧が何らかの原因にて低下した後に復帰するような
場合、正常な電源電圧が供給されないために、半導体集
積回路が正常に動作しなくなるという欠点がある。
本発明のバワーオン・リセット回路は、第１の電源線お
よび前記第■の電源線よりも低電位の第２の電源線を含
む一対の電源線に対応して、前記第１の電源線に共通ソ
ース接続され、ゲートが相互のドレインに対して交差接
続されるＰチャネルＭＯＳトランジスタ対と、ドレイン
が、それぞれ前記ＰチャネルＭＯＳトランジスタ対のド
レインに対して個別に接続され、それぞれのソースが共
通接続されるとともに、相互にしきい値電圧が異なるＮ
チャネルＭＯＳトランジスタ対と、前記ＮチャネルＭＯ
Ｓトランジスタ対の共通ソース接続点と、前記第２の電
源線との間に接続される定電流源と、前記第１の電源線
と、前記ＮチャネルＭＯＳトランジスタ対の内の一方の
ＮチャネルＭＯＳトランジスタＡのゲートとの間に接続
される抵抗と、前記第２の電源線と、前記ＮチャネルＭ
ＯＳトランジスタＡのゲートとの間に接続される蓄電器
と、前記ＮチャネルＭＯＳトランジスタ対の内の他方の
ＮチャネルＭＯＳトランジスタＢのゲートに対して、所
定の基準電圧を供給する基準電圧発生回路と、前記第１
の電源線にソースが接続され、ゲートおよびドレインが
前記ＮチャネルＭＯＳトランジスタＢのドレインに接続
されるＰチャネルＭＯＳトランジスタと、前記Ｎチャネ
ルＭＯＳトランジスタＢのドレインの電圧を入力とし、
所定の反転出力電圧をリセ・７ ｔ−信号として出力す
る反転増幅器と、を備えて構戒される，また、本発明の
パワーオンーリセット回路は、第１の電源線および前記
第１の電源線よりも低電位の第２の電源線含む一対の電
源線に対応して、前記第２の電源線に共通ソース接続さ
れ、ゲートが相互のドレインに対して交差接続されるＮ
チャネルＭＯＳトランジスタ対と、ドレインが、それぞ
れ前記ＮチャネルＭＯＳトランジスタ対のドレインに対
して個別に接続され、それぞれのソースが共通接続され
るとともに、相互にしきい値電圧が異なるＰチャネルＭ
ＯＳトランジスタ対と、前記ＰチャネルＭＯＳトランジ
スタ対の共通ソース接続点と、前記第１の電源線との間
に接続される定電流源と、前記第２の電源線と、前記Ｐ
チャネルＭＯＳトランジスタ対の内の一方のＰチャネル
ＭＯＳトランジスタＡのゲートとの間に接続される抵抗
と、前記第１の電源線と、前記ＰチャネルＭＯＳトラン
ジスタＡのゲートとの間に接続される蓄電器と、前記Ｐ
チャネルＭＯＳトランジスタ対の内の他方のＰチャネル
ＭＯＳトランジスタＢのゲートに対して、所定の基準電
圧を供給する基準電圧発生回路と、前記第２の電源線に
ソースが接続され、ゲートおよびドレーインが前記Ｐチ
ャネルＭＯＳトランジスタＢのドレインに接続されるＮ
チ↑ネルＭＯＳトランジスタと、前記Ｐチャネル■ＯＳ
トランジスタＢのドレインの電圧を入力とし、所定の反
転出力電圧をり，セット信号として出力する反転増幅器
と、を備えて構成してもよい。
よび前記第■の電源線よりも低電位の第２の電源線を含
む一対の電源線に対応して、前記第１の電源線に共通ソ
ース接続され、ゲートが相互のドレインに対して交差接
続されるＰチャネルＭＯＳトランジスタ対と、ドレイン
が、それぞれ前記ＰチャネルＭＯＳトランジスタ対のド
レインに対して個別に接続され、それぞれのソースが共
通接続されるとともに、相互にしきい値電圧が異なるＮ
チャネルＭＯＳトランジスタ対と、前記ＮチャネルＭＯ
Ｓトランジスタ対の共通ソース接続点と、前記第２の電
源線との間に接続される定電流源と、前記第１の電源線
と、前記ＮチャネルＭＯＳトランジスタ対の内の一方の
ＮチャネルＭＯＳトランジスタＡのゲートとの間に接続
される抵抗と、前記第２の電源線と、前記ＮチャネルＭ
ＯＳトランジスタＡのゲートとの間に接続される蓄電器
と、前記ＮチャネルＭＯＳトランジスタ対の内の他方の
ＮチャネルＭＯＳトランジスタＢのゲートに対して、所
定の基準電圧を供給する基準電圧発生回路と、前記第１
の電源線にソースが接続され、ゲートおよびドレインが
前記ＮチャネルＭＯＳトランジスタＢのドレインに接続
されるＰチャネルＭＯＳトランジスタと、前記Ｎチャネ
ルＭＯＳトランジスタＢのドレインの電圧を入力とし、
所定の反転出力電圧をリセ・７ ｔ−信号として出力す
る反転増幅器と、を備えて構戒される，また、本発明の
パワーオンーリセット回路は、第１の電源線および前記
第１の電源線よりも低電位の第２の電源線含む一対の電
源線に対応して、前記第２の電源線に共通ソース接続さ
れ、ゲートが相互のドレインに対して交差接続されるＮ
チャネルＭＯＳトランジスタ対と、ドレインが、それぞ
れ前記ＮチャネルＭＯＳトランジスタ対のドレインに対
して個別に接続され、それぞれのソースが共通接続され
るとともに、相互にしきい値電圧が異なるＰチャネルＭ
ＯＳトランジスタ対と、前記ＰチャネルＭＯＳトランジ
スタ対の共通ソース接続点と、前記第１の電源線との間
に接続される定電流源と、前記第２の電源線と、前記Ｐ
チャネルＭＯＳトランジスタ対の内の一方のＰチャネル
ＭＯＳトランジスタＡのゲートとの間に接続される抵抗
と、前記第１の電源線と、前記ＰチャネルＭＯＳトラン
ジスタＡのゲートとの間に接続される蓄電器と、前記Ｐ
チャネルＭＯＳトランジスタ対の内の他方のＰチャネル
ＭＯＳトランジスタＢのゲートに対して、所定の基準電
圧を供給する基準電圧発生回路と、前記第２の電源線に
ソースが接続され、ゲートおよびドレーインが前記Ｐチ
ャネルＭＯＳトランジスタＢのドレインに接続されるＮ
チ↑ネルＭＯＳトランジスタと、前記Ｐチャネル■ＯＳ
トランジスタＢのドレインの電圧を入力とし、所定の反
転出力電圧をり，セット信号として出力する反転増幅器
と、を備えて構成してもよい。
い。
ｒ実施例〕
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の回路図である。
は、本発明の第１の実施例の回路図である。
第１図に示されるように、本実施例は、第１および第２
の電源線１０１および１０２に対応して、第１の電源線
１０１に共通ソース接続され、ゲートが相互のドレイン
に対して交差接続されるＰチャネルＭＯＳトランジスタ
１および２と、ドレインが、それぞれＰチャネルＭＯＳ
トランジスタ１および２のドレインに肘して個別に接続
され，それぞれのソースか共通接続されるとともに、相
互にしきい値電圧か異なるＮチャネルＭＯＳトランジス
タ３および４と、ドレインかＮチャネルＭＯＳトランジ
スタ３およひ４０共通ソース接続点に接続され、ソース
か第２の電源線１０２に接続されて、定電流源として機
能するＮチャネルＭＯＳトランジスタ５と，第１の電源
線１０１にソースが接続され、ゲートおよびドレインが
ＰチャネルＭＯＳトランジスタ４のドレインに接続され
るＰチャネルＭＯＳトランジスタ６と、ＮチャネルＭＯ
Ｓトランジスタ４および５のゲートに、所定の基準電圧
を供給する基準電圧発生回路に含まれるＮチャネルＭＯ
Ｓトランジスタ７および抵抗ｌ２と、ＮチャネルＭＯＳ
トランジスタ４のドレインの電圧を人力とする反転増幅
器に含まれるＰチャネルＭＯＳトランジスタ８，Ｎチャ
ネルＭＯＳトランジスタ９および蓄電器ｌ３と、第１の
電源線１０１とＮチャネルＭＯＳトランジスタ３のゲー
トとの間に接続される抵抗１０と、第の電源線１０２と
ＮチャネルＭ Ｏ Ｓ ｈランシスタ３の９−トとの間
に接続される蓄電器ｌ１と、を備えて構或される。
の電源線１０１および１０２に対応して、第１の電源線
１０１に共通ソース接続され、ゲートが相互のドレイン
に対して交差接続されるＰチャネルＭＯＳトランジスタ
１および２と、ドレインが、それぞれＰチャネルＭＯＳ
トランジスタ１および２のドレインに肘して個別に接続
され，それぞれのソースか共通接続されるとともに、相
互にしきい値電圧か異なるＮチャネルＭＯＳトランジス
タ３および４と、ドレインかＮチャネルＭＯＳトランジ
スタ３およひ４０共通ソース接続点に接続され、ソース
か第２の電源線１０２に接続されて、定電流源として機
能するＮチャネルＭＯＳトランジスタ５と，第１の電源
線１０１にソースが接続され、ゲートおよびドレインが
ＰチャネルＭＯＳトランジスタ４のドレインに接続され
るＰチャネルＭＯＳトランジスタ６と、ＮチャネルＭＯ
Ｓトランジスタ４および５のゲートに、所定の基準電圧
を供給する基準電圧発生回路に含まれるＮチャネルＭＯ
Ｓトランジスタ７および抵抗ｌ２と、ＮチャネルＭＯＳ
トランジスタ４のドレインの電圧を人力とする反転増幅
器に含まれるＰチャネルＭＯＳトランジスタ８，Ｎチャ
ネルＭＯＳトランジスタ９および蓄電器ｌ３と、第１の
電源線１０１とＮチャネルＭＯＳトランジスタ３のゲー
トとの間に接続される抵抗１０と、第の電源線１０２と
ＮチャネルＭ Ｏ Ｓ ｈランシスタ３の９−トとの間
に接続される蓄電器ｌ１と、を備えて構或される。
第１図において、供給電源かＯＶから−ｈ １すると、
ＮチャネルＭ Ｏ Ｓ Ｉ〜ランシスタ３およひ４のゲ
ートは、共に上界してゆく。ここにおいて、Ｎチャネル
Ｍ Ｏ Ｓ トランジスタ４のしきい値電圧は、Ｎチャ
ネルＭＯＳＩ一ランジスタ３およひ５のしきい値′毛圧
よりも低く設定されているため、ＮチャネルＭ Ｏ Ｓ
トランジスタ４か最初にオンとなる。史に電圧か七昇
して、ＰチャネルＭＯＳトランジスタ１．２およひ６か
オンになると、既にＮチャネルＭＯＳトランジスタ４か
オンしているため、ＮチャネｌレＭ Ｏ Ｓ ｝ラ冫′
シスタ・１のドレインの電圧が低下１−、逆に、Ｎチャ
ネルＭ Ｏ Ｓ トランジスタ３のドレインの電圧は上
昇する。
ＮチャネルＭ Ｏ Ｓ Ｉ〜ランシスタ３およひ４のゲ
ートは、共に上界してゆく。ここにおいて、Ｎチャネル
Ｍ Ｏ Ｓ トランジスタ４のしきい値電圧は、Ｎチャ
ネルＭＯＳＩ一ランジスタ３およひ５のしきい値′毛圧
よりも低く設定されているため、ＮチャネルＭ Ｏ Ｓ
トランジスタ４か最初にオンとなる。史に電圧か七昇
して、ＰチャネルＭＯＳトランジスタ１．２およひ６か
オンになると、既にＮチャネルＭＯＳトランジスタ４か
オンしているため、ＮチャネｌレＭ Ｏ Ｓ ｝ラ冫′
シスタ・１のドレインの電圧が低下１−、逆に、Ｎチャ
ネルＭ Ｏ Ｓ トランジスタ３のドレインの電圧は上
昇する。
電源電圧が更に上昇すると、ＮチャネルＭＯＳトランジ
スタ・１に琉れる電流よりもＮチャネルＭＯ Ｓ ｝−
ランンスタ３に流れる電流の方が多くなり、Ｎチャネル
Ｍ Ｏ Ｓ ｌ−ランシスタ３のドレインの電圧か上昇
する。このＮチャネルＭＯＳ？−ランジスタ３のドレイ
ンの電圧かＰチャネルＭＯＳトランジスタ２のしきい値
電圧を越えると、ＮチャネルＭＯＳトランジスタ４のド
レインの電圧が急上昇し、ほぼ電源電圧に等しくなる。
スタ・１に琉れる電流よりもＮチャネルＭＯ Ｓ ｝−
ランンスタ３に流れる電流の方が多くなり、Ｎチャネル
Ｍ Ｏ Ｓ ｌ−ランシスタ３のドレインの電圧か上昇
する。このＮチャネルＭＯＳ？−ランジスタ３のドレイ
ンの電圧かＰチャネルＭＯＳトランジスタ２のしきい値
電圧を越えると、ＮチャネルＭＯＳトランジスタ４のド
レインの電圧が急上昇し、ほぼ電源電圧に等しくなる。
このＮチャネルＭＯＳトランジスタ４のドレインの電圧
は、反転増幅器に含まれるＰチャネルＭＯＳトランジス
タ８のゲートに入力されるが、このため、反転増幅器の
出力すなわちリセット信号１０３は、論理レベル０から
論理レヘルｌに変化する。そして、ＮチャネルＭＯＳト
ランジスタ４のドレインの電圧が、それ以上の電圧に上
昇しても論理状態は変化せず、リセット信号１０３は、
そのまま保持される。
は、反転増幅器に含まれるＰチャネルＭＯＳトランジス
タ８のゲートに入力されるが、このため、反転増幅器の
出力すなわちリセット信号１０３は、論理レベル０から
論理レヘルｌに変化する。そして、ＮチャネルＭＯＳト
ランジスタ４のドレインの電圧が、それ以上の電圧に上
昇しても論理状態は変化せず、リセット信号１０３は、
そのまま保持される。
次に、反転増幅器の出力が論理レベルＯから論埋レヘル
】に転移している状態、すなわちリセット信号１０３が
保持されている状態において、電源電圧か低下した場合
には、当該電源電圧が、ＮチャネルＭＯＳトランジスタ
３および４の共通ソース接続点の電圧とＮチャネルＭＯ
Ｓトランジスタ３のしきい値電圧との和か、またはＮチ
ャネルＭ０Ｓトランジスタ３』３よひ４の共通ソース接
続点の電圧とＰチャネルＭＯＳトラ〉′ジスタ１のしき
い値電圧との和の何れか大きい方の電圧を越えると，Ｎ
チャネルＭ Ｏ Ｓ ＋−ランシスタ３には電流か琉れ
なくなり、ＮチャネルＭＯＳトランジスタ４の方に重流
か流れるようになるため、ＮチャネルＭＯＳトランジス
タ４のドレインの電圧か低下して、再ひ反転増幅器の出
力は論埋｛となり、リセット信号ｌ０３か出力される。
】に転移している状態、すなわちリセット信号１０３が
保持されている状態において、電源電圧か低下した場合
には、当該電源電圧が、ＮチャネルＭＯＳトランジスタ
３および４の共通ソース接続点の電圧とＮチャネルＭＯ
Ｓトランジスタ３のしきい値電圧との和か、またはＮチ
ャネルＭ０Ｓトランジスタ３』３よひ４の共通ソース接
続点の電圧とＰチャネルＭＯＳトラ〉′ジスタ１のしき
い値電圧との和の何れか大きい方の電圧を越えると，Ｎ
チャネルＭ Ｏ Ｓ ＋−ランシスタ３には電流か琉れ
なくなり、ＮチャネルＭＯＳトランジスタ４の方に重流
か流れるようになるため、ＮチャネルＭＯＳトランジス
タ４のドレインの電圧か低下して、再ひ反転増幅器の出
力は論埋｛となり、リセット信号ｌ０３か出力される。
なお、ＮチャネルＭＯＳトランジスタ３および４の共通
ソース接続点の電圧は、ＮチャネルＭＯＳトランジスタ
４のゲートの電圧よりも、ほぼＮチャネルＭＯＳトラン
ジスタ４のしきい値電圧たけ低い電圧であるため、電源
電圧か低下して、本回路か正常に動作するｒ限の電圧よ
りも少し高い電圧でリセット信号■０３を発生させるこ
とかできる。
ソース接続点の電圧は、ＮチャネルＭＯＳトランジスタ
４のゲートの電圧よりも、ほぼＮチャネルＭＯＳトラン
ジスタ４のしきい値電圧たけ低い電圧であるため、電源
電圧か低下して、本回路か正常に動作するｒ限の電圧よ
りも少し高い電圧でリセット信号■０３を発生させるこ
とかできる。
また、電源電圧が急激に立上った場合には、Ｎチャネル
ＭＯＳトランジスタ３のゲートの電圧の上昇は、Ｎチャ
ネルＭＯＳトランジスタ４のゲートの電圧の上昇よりも
遅く、且つ、ＮチャネルＭＯＳトランジスタ４のドレイ
ンの電圧の上界が、ＮチャネルＭＯＳトラ〉′ジスタ３
のドレインの電圧の上昇よりも遅いため、ＮチャネルＭ
ＯＳトランジスタ３のゲー１・の電圧が十分に上昇する
まての間は、反転増幅器出力は論理ｌを出力し続け、リ
セット信号１０３が継続して出力される。
ＭＯＳトランジスタ３のゲートの電圧の上昇は、Ｎチャ
ネルＭＯＳトランジスタ４のゲートの電圧の上昇よりも
遅く、且つ、ＮチャネルＭＯＳトランジスタ４のドレイ
ンの電圧の上界が、ＮチャネルＭＯＳトラ〉′ジスタ３
のドレインの電圧の上昇よりも遅いため、ＮチャネルＭ
ＯＳトランジスタ３のゲー１・の電圧が十分に上昇する
まての間は、反転増幅器出力は論理ｌを出力し続け、リ
セット信号１０３が継続して出力される。
なお、上記の説明においては、ＮチャネルＭＯＳトラン
ジスタ４は、エンハンスメント型またはノンドープ型の
ＮチャネルＭＯＳトランジスタであるものと仮定して動
作説明を行ったが、デブレッション型のＮチャネルＭＯ
Ｓトランジスタが利用できる場合には、ＮチャネルＭＯ
Ｓトランジスタ４のゲート電位を接地電位としてもよい
。
ジスタ４は、エンハンスメント型またはノンドープ型の
ＮチャネルＭＯＳトランジスタであるものと仮定して動
作説明を行ったが、デブレッション型のＮチャネルＭＯ
Ｓトランジスタが利用できる場合には、ＮチャネルＭＯ
Ｓトランジスタ４のゲート電位を接地電位としてもよい
。
次に、本発明の第２の実施例について説明する。第２図
は、第２の実施例の回路図である。
は、第２の実施例の回路図である。
第２図に示されるように、本実施例は、第１および第２
の電源線１０４および１０５に対応して、第２の電源線
１０５に共通ソース接続され、ゲートが相互のドレイン
に対して交差接続されるＮチャネルＭ Ｏ Ｓ トラン
ジスタｌ７およひ１８と、ドレインか、それぞれＮチャ
ネルＭＯＳトランジスタｌ７およびｌ８のドレインに対
して個別に接続され、それぞれのソースか共道接続され
るとともに、相互にしきい値電圧か異なるＰチャネルＭ
ＯＳトランジスタ１５およひｉ６と、ドレインかＰチャ
ネルＭＯＳトランジスタ１５およびｌ６の共通ソース接
続点に接続され、ソースが第１の電源線１０４に接続さ
れて、定電流源として機能するＰチャ不ルＭＯＳトラン
ジスタｌ４と、第２の電源線１０５にソースが接続され
、ゲートおよひドレインがＰチャネルＭＯＳトランジス
タ１６のドレインに接続されるＮチャネルＭＯＳトラン
ジスタ１９と、ＰチャネルＭＯＳトランジスタ１４およ
び１６のゲートに、所定の基準電圧を供給する基準電圧
発生回路に含まれるＰチャネルＭＯＳトランジスタ２０
および抵抗２５と、ＰチャネルＭ Ｏ Ｓ トランジス
タ１６のドレインの電圧を人力とする反転増幅器に含ま
れるＰチャネルＭＯＳトランジスタ２１．ＮチャネルＭ
ＯＳトランジスタ２２および蓄電器２６と、第２の電源
線１０５とＰチャネルＭＯＳトランジスタｌ５のゲート
との間に接続される抵抗２４と、第１の電源線ｔ０４と
ＰチャネルＭＯＳトランジスタ１５のゲートとの間に接
続される蓄電器２３と、を備えて横成される。
の電源線１０４および１０５に対応して、第２の電源線
１０５に共通ソース接続され、ゲートが相互のドレイン
に対して交差接続されるＮチャネルＭ Ｏ Ｓ トラン
ジスタｌ７およひ１８と、ドレインか、それぞれＮチャ
ネルＭＯＳトランジスタｌ７およびｌ８のドレインに対
して個別に接続され、それぞれのソースか共道接続され
るとともに、相互にしきい値電圧か異なるＰチャネルＭ
ＯＳトランジスタ１５およひｉ６と、ドレインかＰチャ
ネルＭＯＳトランジスタ１５およびｌ６の共通ソース接
続点に接続され、ソースが第１の電源線１０４に接続さ
れて、定電流源として機能するＰチャ不ルＭＯＳトラン
ジスタｌ４と、第２の電源線１０５にソースが接続され
、ゲートおよひドレインがＰチャネルＭＯＳトランジス
タ１６のドレインに接続されるＮチャネルＭＯＳトラン
ジスタ１９と、ＰチャネルＭＯＳトランジスタ１４およ
び１６のゲートに、所定の基準電圧を供給する基準電圧
発生回路に含まれるＰチャネルＭＯＳトランジスタ２０
および抵抗２５と、ＰチャネルＭ Ｏ Ｓ トランジス
タ１６のドレインの電圧を人力とする反転増幅器に含ま
れるＰチャネルＭＯＳトランジスタ２１．ＮチャネルＭ
ＯＳトランジスタ２２および蓄電器２６と、第２の電源
線１０５とＰチャネルＭＯＳトランジスタｌ５のゲート
との間に接続される抵抗２４と、第１の電源線ｔ０４と
ＰチャネルＭＯＳトランジスタ１５のゲートとの間に接
続される蓄電器２３と、を備えて横成される。
本実施例は、第１の実施例におけるＰチャネルＭ Ｏ
Ｓ ｔ−ランシスタおよびＮチャネルＭＯＳトランジス
タを、それぞれ異極性のＮチャネルＭＯＳトランジスタ
およびＰチャネルＭＯＳ？−ランジスタに置換えて構成
されたパワーオン・リセット回路で、その動作について
は、前述の第■の実施例の場合と同様であるため説明は
省略する。なお、第２の実施例は、本回路に含まれる蓄
電器の一方の電極が、正の電源と共通する構造の方が作
り易い場合に望ましい回路と云うことができる。
Ｓ ｔ−ランシスタおよびＮチャネルＭＯＳトランジス
タを、それぞれ異極性のＮチャネルＭＯＳトランジスタ
およびＰチャネルＭＯＳ？−ランジスタに置換えて構成
されたパワーオン・リセット回路で、その動作について
は、前述の第■の実施例の場合と同様であるため説明は
省略する。なお、第２の実施例は、本回路に含まれる蓄
電器の一方の電極が、正の電源と共通する構造の方が作
り易い場合に望ましい回路と云うことができる。
以上、詳細に説明したように、本発明は、半導体集積回
路におけるパワーオン・リセット回路に適用されて、電
源電圧の立上りの時定数に拘らず、確実にリセット信号
を発生させることできるという効果が得られるとともに
、更に、電源電圧か’＋；．ｓ体集積回路の動作限界付
近の電圧にまで低下するような事態においても、確実に
リセット信号を発生させることができるという効果かあ
る２
路におけるパワーオン・リセット回路に適用されて、電
源電圧の立上りの時定数に拘らず、確実にリセット信号
を発生させることできるという効果が得られるとともに
、更に、電源電圧か’＋；．ｓ体集積回路の動作限界付
近の電圧にまで低下するような事態においても、確実に
リセット信号を発生させることができるという効果かあ
る２
第１図および第２図は、それぞれ本発明の第■および第
２の実施例の回路図、第３図は従来例の回路図である。 図において、ｌ，２，６，８．１Ｌ １５、１６，２０
． ２１・・・・・・ＰチャネルＭＯＳトランジスタ、
３，４， ５， ７， ９． １７， １８， １９．
２２・・・・・・ＮチャネルＭＯＳトランジスタ、１
０． １２， ２４， ２５． ２７・・・・・・抵抗
、１１， １３， ２３， ２６． ２８・・・・・・
蓄電器、２９・・・・・・シュミット回路。
２の実施例の回路図、第３図は従来例の回路図である。 図において、ｌ，２，６，８．１Ｌ １５、１６，２０
． ２１・・・・・・ＰチャネルＭＯＳトランジスタ、
３，４， ５， ７， ９． １７， １８， １９．
２２・・・・・・ＮチャネルＭＯＳトランジスタ、１
０． １２， ２４， ２５． ２７・・・・・・抵抗
、１１， １３， ２３， ２６． ２８・・・・・・
蓄電器、２９・・・・・・シュミット回路。
Claims (1)
- 【特許請求の範囲】 １、第１の電源線および前記第１の電源線よりも低電位
の第２の電源線を含む一対の電源線に対応して、前記第
１の電源線に共通ソース接続され、ゲートが相互のドレ
インに対して交差接続されるＰチャネルＭＯＳトランジ
スタ対と、 ドレインが、それぞれ前記ＰチャネルＭＯＳトランジス
タ対のドレインに対して個別に接続され、それぞれのソ
ースが共通接続されるとともに、相互にしきい値電圧が
異なるＮチャネルＭＯＳトランジスタ対と、 前記ＮチャネルＭＯＳトランジスタ対の共通ソース接続
点と、前記第２の電源線との間に接続される定電流源と
、 前記第１の電源線と、前記ＮチャネルＭＯＳトランジス
タＡのゲートとの間に接続される抵抗と、前記第２の電
源線と、前記ＮチャネルＭＯＳトランジスタＡのゲート
との間に接続される蓄電器と、 前記ＮチャネルＭＯＳトランジスタ対の内の他方のＮチ
ャネルＭＯＳトランジスタＢのゲートに対して、所定の
基準電圧を供給する基準電圧発生回路と、 前記第１の電源線にソースが接続され、ゲートおよびド
レインが前記ＮチャネルＭＯＳトランジスタＢのドレイ
ンに接続されるＰチャネルＭＯＳトランジスタと、 前記ＮチャネルＭＯＳトランジスタＢのドレインの電圧
を入力とし、所定の反転出力電圧をリセット信号として
出力する反転増幅器と、 を備えることを特徴とするパワーオン・リセット回路。 ２、第１の電源線および前記第１の電源線よりも低電位
の第２の電源線を含む一対の電源線に対応して、前記第
２の電源線に共通ソース接続され、ゲートが相反のドレ
インに対して交差接続されるＮチャネルＭＯＳトランジ
スタ対と、 ドレインが、それぞれ前記ＮチャネルＭＯＳトランジス
タ対のドレインに対して個別に接続され、それぞれのソ
ースが共通接続されるとともに、相互にしきい値電圧が
異なるＰチャネルＭＯＳトランジスタ対と、 前記ＰチャネルＭＯＳトランジスタ対の共通ソース接続
点と、前記第１の電源線との間に接続される定電流源と
、 前記第２の電源線と、前記ＰチャネルＭＯＳトランジス
タ対の内の一方のＰチャネルＭＯＳトランジスタＡのゲ
ートとの間に接続される抵抗と、前記第１の電源線と、
前記ＰチャネルＭＯＳトランジスタＡのゲートとの間に
接続される蓄電器と、 前記ＰチャネルＭＯＳトランジスタ対の内の他方のＰチ
ャネルＭＯＳトランジスタＢのゲートに対して、所定の
基準電圧を供給する基準電圧発生回路と、 前記第２の電源線にソースが接続され、ゲートおよびド
レインが前記ＰチャネルＭＯＳトランジスタＢのドレイ
ンに接続されるＮチャネルＭＯＳトランジスタと、 前記ＰチャネルＭＯＳトランジスタＢのドレインの電圧
を入力とし、所定の反転出力電圧をリセット信号として
出力する反転増幅器と、 を備えることを特徴とするパワーオン・リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP185090A JPH03206709A (ja) | 1990-01-08 | 1990-01-08 | パワーオン・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP185090A JPH03206709A (ja) | 1990-01-08 | 1990-01-08 | パワーオン・リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03206709A true JPH03206709A (ja) | 1991-09-10 |
Family
ID=11513029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP185090A Pending JPH03206709A (ja) | 1990-01-08 | 1990-01-08 | パワーオン・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03206709A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331209A (en) * | 1992-02-28 | 1994-07-19 | Oki Electric Industry Co., Ltd. | Auto-reset circuit with improved testability |
| US5581206A (en) * | 1995-07-28 | 1996-12-03 | Micron Quantum Devices, Inc. | Power level detection circuit |
| US5627784A (en) * | 1995-07-28 | 1997-05-06 | Micron Quantum Devices, Inc. | Memory system having non-volatile data storage structure for memory control parameters and method |
| US5686848A (en) * | 1996-04-29 | 1997-11-11 | Mosaid Technologies Inc. | Power-up/power-down reset circuit for low voltage interval |
| US5793775A (en) * | 1996-01-26 | 1998-08-11 | Micron Quantum Devices, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
| US5801985A (en) * | 1995-07-28 | 1998-09-01 | Micron Technology, Inc. | Memory system having programmable control parameters |
| US6141247A (en) * | 1997-10-24 | 2000-10-31 | Micron Technology, Inc. | Non-volatile data storage unit and method of controlling same |
| JP2011124560A (ja) * | 2009-11-13 | 2011-06-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-01-08 JP JP185090A patent/JPH03206709A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331209A (en) * | 1992-02-28 | 1994-07-19 | Oki Electric Industry Co., Ltd. | Auto-reset circuit with improved testability |
| US6272586B1 (en) * | 1995-07-28 | 2001-08-07 | Micron Technology, Inc. | Memory system having programmable control parameters |
| US6229352B1 (en) | 1995-07-28 | 2001-05-08 | Micron Technology, Inc. | Power level detection circuit |
| US5581206A (en) * | 1995-07-28 | 1996-12-03 | Micron Quantum Devices, Inc. | Power level detection circuit |
| US5767711A (en) * | 1995-07-28 | 1998-06-16 | Micron Quantum Devices, Inc. | Level detection circuit and method |
| US6046615A (en) * | 1995-07-28 | 2000-04-04 | Micron Technology, Inc. | Level detection circuit |
| US5801985A (en) * | 1995-07-28 | 1998-09-01 | Micron Technology, Inc. | Memory system having programmable control parameters |
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| US5793775A (en) * | 1996-01-26 | 1998-08-11 | Micron Quantum Devices, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
| US5825700A (en) * | 1996-01-26 | 1998-10-20 | Micron Technology, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
| US6028798A (en) * | 1996-01-26 | 2000-02-22 | Micron Technology, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
| US5686848A (en) * | 1996-04-29 | 1997-11-11 | Mosaid Technologies Inc. | Power-up/power-down reset circuit for low voltage interval |
| US6141247A (en) * | 1997-10-24 | 2000-10-31 | Micron Technology, Inc. | Non-volatile data storage unit and method of controlling same |
| JP2011124560A (ja) * | 2009-11-13 | 2011-06-23 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR20120093339A (ko) * | 2009-11-13 | 2012-08-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8947153B2 (en) | 2009-11-13 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit comprising thin-film transistors |
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