JPH1127137A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1127137A JPH1127137A JP9173389A JP17338997A JPH1127137A JP H1127137 A JPH1127137 A JP H1127137A JP 9173389 A JP9173389 A JP 9173389A JP 17338997 A JP17338997 A JP 17338997A JP H1127137 A JPH1127137 A JP H1127137A
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Abstract
(57)【要約】
【課題】 外部信号に対して内部信号の振幅が小さな半
導体集積回路において外部への信号出力のためのレベル
変換動作の安定性と高速性とを実現する。 【解決手段】 第１の電源電圧（ＶＤＬ）を動作電源と
する第１の回路（１１）が第１の信号（Ｓ１）を出力
し、第１の電源電圧よりレベルの高い第２の電源電圧
（ＶＤＨ）を動作電源とし第１の信号の振幅を第２の電
源電圧に応ずる振幅に変換するレベル変換回路（１３）
と、第２の電源電圧を動作電源としレベル変換回路が出
力する第２の信号の論理値に応じた外部出力動作を行う
出力回路（１４）とを含む半導体集積回路において、第
１の電源電圧を動作電源とし第１の信号のハイレベルを
昇圧してレベル変換回路に供給する昇圧回路（１２）を
設け、レベル変換回路の差動入力ＭＯＳトランジスタ
（Ｍ３，Ｍ４）のドレイン電流を増す。
導体集積回路において外部への信号出力のためのレベル
変換動作の安定性と高速性とを実現する。 【解決手段】 第１の電源電圧（ＶＤＬ）を動作電源と
する第１の回路（１１）が第１の信号（Ｓ１）を出力
し、第１の電源電圧よりレベルの高い第２の電源電圧
（ＶＤＨ）を動作電源とし第１の信号の振幅を第２の電
源電圧に応ずる振幅に変換するレベル変換回路（１３）
と、第２の電源電圧を動作電源としレベル変換回路が出
力する第２の信号の論理値に応じた外部出力動作を行う
出力回路（１４）とを含む半導体集積回路において、第
１の電源電圧を動作電源とし第１の信号のハイレベルを
昇圧してレベル変換回路に供給する昇圧回路（１２）を
設け、レベル変換回路の差動入力ＭＯＳトランジスタ
（Ｍ３，Ｍ４）のドレイン電流を増す。
Description
【０００１】
【発明の属する技術分野】本発明は、外部とのインタフ
ェース信号のレベルに対して内部回路の動作電源が低く
された半導体集積回路、換言すれば、外部信号振幅に対
して内部信号の振幅が小さくされた半導体集積回路に関
し、２電源利用のＣＭＯＳ（相補型ＭＯＳ）集積回路の
外部出力動作の安定性及び高速性の実現に適用して有効
な技術に関するものである。
ェース信号のレベルに対して内部回路の動作電源が低く
された半導体集積回路、換言すれば、外部信号振幅に対
して内部信号の振幅が小さくされた半導体集積回路に関
し、２電源利用のＣＭＯＳ（相補型ＭＯＳ）集積回路の
外部出力動作の安定性及び高速性の実現に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路の集積度や動作速度を上
げるために素子を微細化した場合には電源電圧の低電圧
化が行われる。このとき、当該半導体集積回路を用いる
システムの電源仕様は必ずしも低電圧化されるとは限ら
ない。その場合には、外部インタフェース仕様に関して
は、低電圧化される前の５Ｖのような信号振幅を採用し
なければならない場合がある。
げるために素子を微細化した場合には電源電圧の低電圧
化が行われる。このとき、当該半導体集積回路を用いる
システムの電源仕様は必ずしも低電圧化されるとは限ら
ない。その場合には、外部インタフェース仕様に関して
は、低電圧化される前の５Ｖのような信号振幅を採用し
なければならない場合がある。
【０００３】この場合には、半導体集積回路の内部回路
における低電圧信号振幅を外部に出力するとき、５Ｖの
ような低電圧化前の信号振幅に変換しなければならな
い。
における低電圧信号振幅を外部に出力するとき、５Ｖの
ような低電圧化前の信号振幅に変換しなければならな
い。
【０００４】例えばそのような振幅変換を行う回路とし
てＣＭＯＳスタティックラッチを用いることができる。
すなわち、ｐチャンネル型ＭＯＳトランジスタとｎチャ
ンネル型ＭＯＳトランジスタの直列回路を一対並列に有
し、相互に一方のｐチャンネル型ＭＯＳトランジスタの
ゲートが他方のｐチャンネル型ＭＯＳトランジスタのド
レインに交差結合され、前記ｎチャンネル型ＭＯＳトラ
ンジスタが一対の差動入力ＭＯＳトランジスタとして構
成される。
てＣＭＯＳスタティックラッチを用いることができる。
すなわち、ｐチャンネル型ＭＯＳトランジスタとｎチャ
ンネル型ＭＯＳトランジスタの直列回路を一対並列に有
し、相互に一方のｐチャンネル型ＭＯＳトランジスタの
ゲートが他方のｐチャンネル型ＭＯＳトランジスタのド
レインに交差結合され、前記ｎチャンネル型ＭＯＳトラ
ンジスタが一対の差動入力ＭＯＳトランジスタとして構
成される。
【０００５】尚、スタティックラッチを用いたレベル変
換について記載された文献の例としては、「超ＬＳＩメ
モリ」（１９９４年４月株式会社培風館発行）、「A Hi
gh-Speed Low-Power 0.3μｍ CMOS Gate Array with VT
Scheme(CICC 1996)」がある。
換について記載された文献の例としては、「超ＬＳＩメ
モリ」（１９９４年４月株式会社培風館発行）、「A Hi
gh-Speed Low-Power 0.3μｍ CMOS Gate Array with VT
Scheme(CICC 1996)」がある。
【０００６】
【発明が解決しようとする課題】しかしながら、前記ス
タティックラッチを用いたレベル変換では差動入力ＭＯ
Ｓトランジスタのゲート電圧が低いため、高速動作が期
待できず、しかもプロセスばらつきによって誤動作する
虞のあることが本発明者によって明らかにされた。例え
ば図６の回路を考える。スタティックラッチはｐチャン
ネル型ＭＯＳトランジスタＭ１，Ｍ２とｎチャンネル型
ＭＯＳトランジスタＭ３，Ｍ４から構成され、当該スタ
ティックラッチと、その出力を受けるｐチャンネル型Ｍ
ＯＳトランジスタＭ５及びｎチャンネル型ＭＯＳトラン
ジスタＭ６からなるＣＭＯＳインバータとは，５Ｖのよ
うな比較的高い電源電圧ＶＤＨを動作電源とする。スタ
ティックラッチの差動入力ＭＯＳトランジスタＭ３，Ｍ
４に信号を供給するインバータ１，２は、３．３Ｖのよ
うな比較的低い電源電圧ＶＤＬを動作電源とする。前記
インバータ１の入力には半導体集積回路の内部から外部
に出力すべき論理信号が供給される。前記内部回路の動
作電源はＶＤＬであり、前記論理信号の最大信号振幅は
大凡接地電位ＧＮＤから電源電圧ＶＤＬまでの電位差を
有する。
タティックラッチを用いたレベル変換では差動入力ＭＯ
Ｓトランジスタのゲート電圧が低いため、高速動作が期
待できず、しかもプロセスばらつきによって誤動作する
虞のあることが本発明者によって明らかにされた。例え
ば図６の回路を考える。スタティックラッチはｐチャン
ネル型ＭＯＳトランジスタＭ１，Ｍ２とｎチャンネル型
ＭＯＳトランジスタＭ３，Ｍ４から構成され、当該スタ
ティックラッチと、その出力を受けるｐチャンネル型Ｍ
ＯＳトランジスタＭ５及びｎチャンネル型ＭＯＳトラン
ジスタＭ６からなるＣＭＯＳインバータとは，５Ｖのよ
うな比較的高い電源電圧ＶＤＨを動作電源とする。スタ
ティックラッチの差動入力ＭＯＳトランジスタＭ３，Ｍ
４に信号を供給するインバータ１，２は、３．３Ｖのよ
うな比較的低い電源電圧ＶＤＬを動作電源とする。前記
インバータ１の入力には半導体集積回路の内部から外部
に出力すべき論理信号が供給される。前記内部回路の動
作電源はＶＤＬであり、前記論理信号の最大信号振幅は
大凡接地電位ＧＮＤから電源電圧ＶＤＬまでの電位差を
有する。
【０００７】図６のスタティックラッチによるレベル変
換動作は、ＭＯＳトランジスタＭ３又はＭ４に流れる電
流によってラッチ状態を反転できることが前提である。
例えば、ノードＮ１のレベルが電源電圧ＶＤＨのレベル
にされているとき、ＭＯＳトランジスタＭ４のゲート電
圧が電源電圧ＶＤＬレベルのハイレベルになると、ＭＯ
ＳトランジスタＭ２とＭ４に貫通電流が流れる。このと
き、ノードＮ１のレベルが充分下がらないと、ＭＯＳト
ランジスタＭ１はオン状態にされず、スタティックラッ
チに帰還がかからない。したがって、帰還をかけてＭＯ
ＳトランジスタＭ１をオン状態にするには、トランジス
タＭ２とＭ４が同時にオン状態にされているとき、ＭＯ
ＳトランジスタＭ４のオン抵抗がＭＯＳトランジスタＭ
２のオン抵抗よりも小さくなければならない。換言すれ
ば、ＭＯＳトランジスタＭ４の方がＭＯＳトランジスタ
Ｍ２よりも大きな相互コンダクタンスを有しなければな
らない。
換動作は、ＭＯＳトランジスタＭ３又はＭ４に流れる電
流によってラッチ状態を反転できることが前提である。
例えば、ノードＮ１のレベルが電源電圧ＶＤＨのレベル
にされているとき、ＭＯＳトランジスタＭ４のゲート電
圧が電源電圧ＶＤＬレベルのハイレベルになると、ＭＯ
ＳトランジスタＭ２とＭ４に貫通電流が流れる。このと
き、ノードＮ１のレベルが充分下がらないと、ＭＯＳト
ランジスタＭ１はオン状態にされず、スタティックラッ
チに帰還がかからない。したがって、帰還をかけてＭＯ
ＳトランジスタＭ１をオン状態にするには、トランジス
タＭ２とＭ４が同時にオン状態にされているとき、ＭＯ
ＳトランジスタＭ４のオン抵抗がＭＯＳトランジスタＭ
２のオン抵抗よりも小さくなければならない。換言すれ
ば、ＭＯＳトランジスタＭ４の方がＭＯＳトランジスタ
Ｍ２よりも大きな相互コンダクタンスを有しなければな
らない。
【０００８】しかしながら、ＭＯＳトランジスタＭ４の
ゲート電圧は最大でも電源電圧ＶＤＬのレベルであるの
に対し、ＭＯＳトランジスタＭ２のゲート入力信号の振
幅はレベルの高い電源電圧ＶＤＨに応ずる振幅とされる
から、電流供給能力という点において、ＭＯＳトランジ
スタＭ４の方がＭＯＳトランジスタＭ２に比べてゲート
入力電圧という点において不利である。
ゲート電圧は最大でも電源電圧ＶＤＬのレベルであるの
に対し、ＭＯＳトランジスタＭ２のゲート入力信号の振
幅はレベルの高い電源電圧ＶＤＨに応ずる振幅とされる
から、電流供給能力という点において、ＭＯＳトランジ
スタＭ４の方がＭＯＳトランジスタＭ２に比べてゲート
入力電圧という点において不利である。
【０００９】そこで、ＭＯＳトランジスタＭ２のトラン
ジスタサイズ（チャンネル幅）を小さくしてその電流供
給能力を小さくせざるを得ない。そうすると、スタティ
ックラッチの過渡応答時間が長くなり、出力動作の確定
が遅れてしまうとい問題点のあることが本発明者によっ
て明らかにされた。
ジスタサイズ（チャンネル幅）を小さくしてその電流供
給能力を小さくせざるを得ない。そうすると、スタティ
ックラッチの過渡応答時間が長くなり、出力動作の確定
が遅れてしまうとい問題点のあることが本発明者によっ
て明らかにされた。
【００１０】このようにＭＯＳトランジスタＭ２とＭ４
との電流供給能力の関係が動作上重要であるから、スタ
ティックラッチの反転動作とスタティックラッチの過渡
応答期間の短縮という双方の要求を満足させるためにぎ
りぎりの点で双方のトランジスタＭ２，Ｍ４のサイズを
決定した場合、ｐチャンネル型ＭＯＳトランジスタとｎ
チャンネル型ＭＯＳトランジスタとの製造プロセスのば
らつきにより、双方のＭＯＳトランジスタＭ２，Ｍ４の
ドレイン電流が既定値に対してばらつくと、スタティッ
クラッチそれ自体が動作しなくなる虞のあることが本発
明者によって明らかにされた。この関係はＭＯＳトラン
ジスタＭ１とＭ３に関しても同じである。
との電流供給能力の関係が動作上重要であるから、スタ
ティックラッチの反転動作とスタティックラッチの過渡
応答期間の短縮という双方の要求を満足させるためにぎ
りぎりの点で双方のトランジスタＭ２，Ｍ４のサイズを
決定した場合、ｐチャンネル型ＭＯＳトランジスタとｎ
チャンネル型ＭＯＳトランジスタとの製造プロセスのば
らつきにより、双方のＭＯＳトランジスタＭ２，Ｍ４の
ドレイン電流が既定値に対してばらつくと、スタティッ
クラッチそれ自体が動作しなくなる虞のあることが本発
明者によって明らかにされた。この関係はＭＯＳトラン
ジスタＭ１とＭ３に関しても同じである。
【００１１】本発明の目的は、外部とのインタフェース
信号のレベルに対して内部回路の動作電源が低くされた
半導体集積回路、換言すれば、外部信号振幅に対して内
部信号の振幅が小さくされた半導体集積回路において、
外部への信号出力のためのレベル変換動作の安定性と高
速性をを実現できる半導体集積回路を提供することにあ
る。
信号のレベルに対して内部回路の動作電源が低くされた
半導体集積回路、換言すれば、外部信号振幅に対して内
部信号の振幅が小さくされた半導体集積回路において、
外部への信号出力のためのレベル変換動作の安定性と高
速性をを実現できる半導体集積回路を提供することにあ
る。
【００１２】本発明の別の目的は、信号振幅の小さな内
部信号を信号振幅の大きな外部出力信号の振幅に変換す
るためのレベル変換回路にスタティックラッチを採用す
る場合に、トランジスタ特性の製造ばらつきによって誤
動作を生じ難く、スタティックラッチの反転ラッチ動作
の過渡応答時間を短縮できる半導体集積回路を提供する
ことにある。
部信号を信号振幅の大きな外部出力信号の振幅に変換す
るためのレベル変換回路にスタティックラッチを採用す
る場合に、トランジスタ特性の製造ばらつきによって誤
動作を生じ難く、スタティックラッチの反転ラッチ動作
の過渡応答時間を短縮できる半導体集積回路を提供する
ことにある。
【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】すなわち、第１の電源電圧（ＶＤＬ）を動
作電源として動作される第１の回路（１１）と、前記第
１の電源電圧よりもレベルの高い第２の電源電圧（ＶＤ
Ｈ）を動作電源とし前記第１の回路から出力される第１
の信号（Ｓ１）の信号振幅を前記第２の電源電圧に応ず
る信号振幅に変換するレベル変換回路（１３）と、前記
第２の電源電圧を動作電源とし前記レベル変換回路から
出力される第２の信号（Ｓ２）の論理値に応じて外部出
力動作を行う出力回路（１４）とを含む半導体集積回路
（１０）において、前記第１の電源電圧を動作電源とし
前記第１の信号のハイレベルを昇圧して前記レベル変換
回路に供給する昇圧回路（１２）を設ける。第２の電源
電圧で動作されるレベル変換回路（１３）に供給される
ハイレベルは第１の電源電圧に対して昇圧されたレベル
を有するから、そのレベルを制御端子に受けるトランジ
スタ（Ｍ３，Ｍ４）の電流供給能力若しくは相互コンダ
クタンスが大きくされ、このことが、レベル変換回路の
過渡応答動作の高速性及び安定性を増大させる。
作電源として動作される第１の回路（１１）と、前記第
１の電源電圧よりもレベルの高い第２の電源電圧（ＶＤ
Ｈ）を動作電源とし前記第１の回路から出力される第１
の信号（Ｓ１）の信号振幅を前記第２の電源電圧に応ず
る信号振幅に変換するレベル変換回路（１３）と、前記
第２の電源電圧を動作電源とし前記レベル変換回路から
出力される第２の信号（Ｓ２）の論理値に応じて外部出
力動作を行う出力回路（１４）とを含む半導体集積回路
（１０）において、前記第１の電源電圧を動作電源とし
前記第１の信号のハイレベルを昇圧して前記レベル変換
回路に供給する昇圧回路（１２）を設ける。第２の電源
電圧で動作されるレベル変換回路（１３）に供給される
ハイレベルは第１の電源電圧に対して昇圧されたレベル
を有するから、そのレベルを制御端子に受けるトランジ
スタ（Ｍ３，Ｍ４）の電流供給能力若しくは相互コンダ
クタンスが大きくされ、このことが、レベル変換回路の
過渡応答動作の高速性及び安定性を増大させる。
【００１６】更に詳しくは、前記レベル変換回路は、相
補信号（ｏｕｔ，−ｏｕｔ）が供給される一対の差動入
力トランジスタ（Ｍ３，Ｍ４）を含むスタティックラッ
チ形態を有し、その記憶ノード（Ｎ１）から前記第２の
信号（Ｓ２）を出力する。前記昇圧回路は、第１の信号
の相補信号（ｉｎ，−ｉｎ）の夫々に対し、ローレベル
からハイレベルへの変化に応じ昇圧容量（Ｃ１，Ｃ２）
を介してハイレベルの電圧レベルを昇圧する昇圧部（１
２０，１２１）を有し、各昇圧部の出力（ｏｕｔ，−ｏ
ｕｔ）が前記レベル変換回路への相補信号とされる。こ
れにより、一対の差動入力トランジスタ（Ｍ３，Ｍ４）
のゲートに供給される相補信号のハイレベルは第１の電
源電圧（ＶＤＬ）に対して昇圧されたレベルを有するか
ら、差動入力トランジスタ（Ｍ３，Ｍ４）ノ電流供給能
力若しくは相互コンダクタンスが大きくされ、これによ
ってレベル変換回路の過渡応答動作の高速性及び安定性
を増すことができる。
補信号（ｏｕｔ，−ｏｕｔ）が供給される一対の差動入
力トランジスタ（Ｍ３，Ｍ４）を含むスタティックラッ
チ形態を有し、その記憶ノード（Ｎ１）から前記第２の
信号（Ｓ２）を出力する。前記昇圧回路は、第１の信号
の相補信号（ｉｎ，−ｉｎ）の夫々に対し、ローレベル
からハイレベルへの変化に応じ昇圧容量（Ｃ１，Ｃ２）
を介してハイレベルの電圧レベルを昇圧する昇圧部（１
２０，１２１）を有し、各昇圧部の出力（ｏｕｔ，−ｏ
ｕｔ）が前記レベル変換回路への相補信号とされる。こ
れにより、一対の差動入力トランジスタ（Ｍ３，Ｍ４）
のゲートに供給される相補信号のハイレベルは第１の電
源電圧（ＶＤＬ）に対して昇圧されたレベルを有するか
ら、差動入力トランジスタ（Ｍ３，Ｍ４）ノ電流供給能
力若しくは相互コンダクタンスが大きくされ、これによ
ってレベル変換回路の過渡応答動作の高速性及び安定性
を増すことができる。
【００１７】前記レベル変換回路はＣＭＯＳスタティッ
クラッチ回路で構成することができ、また、前記出力回
路は前記ＣＭＯＳスタティックラッチ回路の一つの記憶
ノードから出力される信号を第２の信号として入力する
ＣＭＯＳインバータ回路によって構成することができ
る。
クラッチ回路で構成することができ、また、前記出力回
路は前記ＣＭＯＳスタティックラッチ回路の一つの記憶
ノードから出力される信号を第２の信号として入力する
ＣＭＯＳインバータ回路によって構成することができ
る。
【００１８】出力回路を高出力インピーダンス状態に制
御できるようにするには、前記出力回路は直列接続され
た第１及び第２の出力トランジスタ（Ｍ５，Ｍ６）を有
し直列接続点を出力端子とし、前記第１及び第２の出力
トランジスタの制御端子毎に前記昇圧回路（１２Ａ，１
２Ｂ）と前記レベル変換回路（１３Ａ，１３Ｂ））とを
有し、更に、前記双方の昇圧回路へ前記第１の信号を供
給する経路に、前記第１及び第２のトランジスタに個別
に供給される第２の信号を、前記出力回路を高出力イン
ピーダンス状態に制御するレベルに選択的に強制するゲ
ート手段（３Ａ，３Ｂ）を設ければよい。
御できるようにするには、前記出力回路は直列接続され
た第１及び第２の出力トランジスタ（Ｍ５，Ｍ６）を有
し直列接続点を出力端子とし、前記第１及び第２の出力
トランジスタの制御端子毎に前記昇圧回路（１２Ａ，１
２Ｂ）と前記レベル変換回路（１３Ａ，１３Ｂ））とを
有し、更に、前記双方の昇圧回路へ前記第１の信号を供
給する経路に、前記第１及び第２のトランジスタに個別
に供給される第２の信号を、前記出力回路を高出力イン
ピーダンス状態に制御するレベルに選択的に強制するゲ
ート手段（３Ａ，３Ｂ）を設ければよい。
【００１９】
【発明の実施の形態】図１には本発明に係る半導体集積
回路の一例が示される。同図に示される半導体集積回路
は、単結晶シリコンのような１個の半導体基板に公知の
ＣＭＯＳ集積回路技術によって形成されている。同図に
示される半導体集積回路１０は、３．３Ｖのような相対
的にレベルの低い電源電圧（第１の電源電圧）ＶＤＬ
と、５Ｖのような相対的にレベルの高い電源電圧（第２
の電源電圧）ＶＤＨとを動作電源とする。ＧＮＤは０Ｖ
のような接地電圧である。例えば電源電圧ＶＤＬは電源
電圧ＶＤＨを内部降圧回路で降圧して生成する。或い
は、夫々専用の外部電源端子から電源電圧ＶＤＬとＶＤ
Ｈを受けるよいうにしてもよい。
回路の一例が示される。同図に示される半導体集積回路
は、単結晶シリコンのような１個の半導体基板に公知の
ＣＭＯＳ集積回路技術によって形成されている。同図に
示される半導体集積回路１０は、３．３Ｖのような相対
的にレベルの低い電源電圧（第１の電源電圧）ＶＤＬ
と、５Ｖのような相対的にレベルの高い電源電圧（第２
の電源電圧）ＶＤＨとを動作電源とする。ＧＮＤは０Ｖ
のような接地電圧である。例えば電源電圧ＶＤＬは電源
電圧ＶＤＨを内部降圧回路で降圧して生成する。或い
は、夫々専用の外部電源端子から電源電圧ＶＤＬとＶＤ
Ｈを受けるよいうにしてもよい。
【００２０】図１に示される半導体集積回路１０におい
て、１１，１，２で夫々示される回路は、電源電圧ＶＤ
Ｌを動作電源とする回路である。半導体集積回路１０が
論理ＬＳＩ（Large Scale Integrated Circuit）である
場合、内部回路１１は適宜の論理動作を行う。図１には
代表的に一つの信号Ｓ１が内部回路１１から出力されて
いる。信号Ｓ１は内部回路１１が外部に出力しようとす
る論理信号である。この論理信号Ｓ１の振幅は接地電圧
ＧＮＤから電源電圧ＶＤＬの範囲の振幅である。例えば
ローレベルは接地電圧ＧＮＤのレベル、ハイレベルは電
源電圧ＶＤＬのレベルにされる。前記インバータ１，２
は前記信号Ｓ１を相補信号ｉｎ，−ｉｎに変換する。相
補信号ｉｎ，−ｉｎの振幅は前記信号Ｓ１と同じであ
る。
て、１１，１，２で夫々示される回路は、電源電圧ＶＤ
Ｌを動作電源とする回路である。半導体集積回路１０が
論理ＬＳＩ（Large Scale Integrated Circuit）である
場合、内部回路１１は適宜の論理動作を行う。図１には
代表的に一つの信号Ｓ１が内部回路１１から出力されて
いる。信号Ｓ１は内部回路１１が外部に出力しようとす
る論理信号である。この論理信号Ｓ１の振幅は接地電圧
ＧＮＤから電源電圧ＶＤＬの範囲の振幅である。例えば
ローレベルは接地電圧ＧＮＤのレベル、ハイレベルは電
源電圧ＶＤＬのレベルにされる。前記インバータ１，２
は前記信号Ｓ１を相補信号ｉｎ，−ｉｎに変換する。相
補信号ｉｎ，−ｉｎの振幅は前記信号Ｓ１と同じであ
る。
【００２１】昇圧回路１２は前記相補信号ｉｎ，−ｉｎ
のハイレベルを容量素子を用いて昇圧する昇圧回路であ
る。この昇圧回路１２は電源電圧ＶＤＬを動作電源と
し、ハイレベルが昇圧された相補信号ｏｕｔ，−ｏｕｔ
を出力する。
のハイレベルを容量素子を用いて昇圧する昇圧回路であ
る。この昇圧回路１２は電源電圧ＶＤＬを動作電源と
し、ハイレベルが昇圧された相補信号ｏｕｔ，−ｏｕｔ
を出力する。
【００２２】レベル変換回路１３はＣＭＯＳスタティッ
クラッチ形態を有し、一対のｎチャンネル型差動入力Ｍ
ＯＳＤトランジスタＭ３，Ｍ４のゲートに前記信号ｏｕ
ｔ，−ｏｕｔを受け、出力信号振幅を電源電圧ＶＤＨに
応ずる信号振幅の信号Ｓ２に変換する。差動入力ＭＯＳ
トランジスタＭ３，Ｍ４に対して負荷を構成するｐチャ
ンネル型ＭＯＳトランジスタＭ１，Ｍ２は、相互に一方
のｐチャンネル型ＭＯＳトランジスタのゲートが他方の
ｐチャンネル型ＭＯＳトランジスタのドレインに交差結
合されれる。
クラッチ形態を有し、一対のｎチャンネル型差動入力Ｍ
ＯＳＤトランジスタＭ３，Ｍ４のゲートに前記信号ｏｕ
ｔ，−ｏｕｔを受け、出力信号振幅を電源電圧ＶＤＨに
応ずる信号振幅の信号Ｓ２に変換する。差動入力ＭＯＳ
トランジスタＭ３，Ｍ４に対して負荷を構成するｐチャ
ンネル型ＭＯＳトランジスタＭ１，Ｍ２は、相互に一方
のｐチャンネル型ＭＯＳトランジスタのゲートが他方の
ｐチャンネル型ＭＯＳトランジスタのドレインに交差結
合されれる。
【００２３】出力回路１４は電源電圧ＶＤＨを動作電源
とし、ｐチャンネル型ＭＯＳトランジスタＭ５とｎチャ
ンネル型ＭＯＳトランジスタＭ６とによるＣＭＯＳイン
バータ回路として構成される。ＭＯＳトランジスタＭ
５，Ｍ６のゲートには前記信号Ｓ２が供給され、ＭＯＳ
トランジスタＭ５，Ｍ６の共通ドレインは出力パッド１
５に結合される。出力パッド１５は例えばボンディング
パッドである。
とし、ｐチャンネル型ＭＯＳトランジスタＭ５とｎチャ
ンネル型ＭＯＳトランジスタＭ６とによるＣＭＯＳイン
バータ回路として構成される。ＭＯＳトランジスタＭ
５，Ｍ６のゲートには前記信号Ｓ２が供給され、ＭＯＳ
トランジスタＭ５，Ｍ６の共通ドレインは出力パッド１
５に結合される。出力パッド１５は例えばボンディング
パッドである。
【００２４】図２には前記昇圧回路１２の一例が示され
る。図２においてｐチャンネル型ＭＯＳトランジスタＭ
７，Ｍ９，Ｍ１１と、ｎチャンネル型ＭＯＳトランジス
タＭ８，Ｍ１０，Ｍ１２と、容量素子Ｃ１とによって構
成される昇圧部１２０は、信号ｉｎから信号ｏｕｔを生
成する。これとほぼ同様に構成された、ｐチャンネル型
ＭＯＳトランジスタＭ１７，Ｍ１９，Ｍ２１と、ｎチャ
ンネル型ＭＯＳトランジスタＭ１８，Ｍ２０，Ｍ２２
と、容量素子Ｃ２によって構成される昇圧部１２１は、
信号−ｉｎから信号−ｏｕｔを生成する。
る。図２においてｐチャンネル型ＭＯＳトランジスタＭ
７，Ｍ９，Ｍ１１と、ｎチャンネル型ＭＯＳトランジス
タＭ８，Ｍ１０，Ｍ１２と、容量素子Ｃ１とによって構
成される昇圧部１２０は、信号ｉｎから信号ｏｕｔを生
成する。これとほぼ同様に構成された、ｐチャンネル型
ＭＯＳトランジスタＭ１７，Ｍ１９，Ｍ２１と、ｎチャ
ンネル型ＭＯＳトランジスタＭ１８，Ｍ２０，Ｍ２２
と、容量素子Ｃ２によって構成される昇圧部１２１は、
信号−ｉｎから信号−ｏｕｔを生成する。
【００２５】前記昇圧部１２０において、ＭＯＳトラン
ジスタＭ８はノードＮ３に対してダイオード接続された
プルアップＭＯＳトランジスタを構成し、トランジスタ
Ｍ７は信号ｉｎのローレベルによってノードＮ３を充電
し、トランジスタＭ１０はその充電動作（信号−ｉｎは
ハイレベル）に応じてノードＮ２をディスチャージし、
容量素子Ｃ１を電源電圧ＶＤＬに充電する。この充電動
作中、ＭＯＳトランジスタＭ１１はオフ状態にされ、Ｍ
ＯＳトランジスタＭ１２はオン状態にされ、出力信号ｏ
ｕｔはローレベルにされている。
ジスタＭ８はノードＮ３に対してダイオード接続された
プルアップＭＯＳトランジスタを構成し、トランジスタ
Ｍ７は信号ｉｎのローレベルによってノードＮ３を充電
し、トランジスタＭ１０はその充電動作（信号−ｉｎは
ハイレベル）に応じてノードＮ２をディスチャージし、
容量素子Ｃ１を電源電圧ＶＤＬに充電する。この充電動
作中、ＭＯＳトランジスタＭ１１はオフ状態にされ、Ｍ
ＯＳトランジスタＭ１２はオン状態にされ、出力信号ｏ
ｕｔはローレベルにされている。
【００２６】入力信号ｉｎ，−ｉｎの論理値が反転され
ると（ｉｎ＝ハイレベル，−ｉｎ＝ローレベル）、ＭＯ
ＳトランジスタＭ７による充電動作が停止され、今度は
ＭＯＳトランジスタＭ９がオン状態にされて（Ｍ１０は
オフ状態）、ノードＮ２が充電される。これにより、容
量素子Ｃ１を介して結合されたノードＮ３のレベルが電
源電圧ＶＤＬのレベルから上昇される。このとき、ＭＯ
ＳトランジスタＭ１２はオフ状態、ＭＯＳトランジスタ
Ｍ１１はオン状態にされるから、出力信号ｏｕｔは電源
電圧ＶＤＬから昇圧されたレベルにされる。
ると（ｉｎ＝ハイレベル，−ｉｎ＝ローレベル）、ＭＯ
ＳトランジスタＭ７による充電動作が停止され、今度は
ＭＯＳトランジスタＭ９がオン状態にされて（Ｍ１０は
オフ状態）、ノードＮ２が充電される。これにより、容
量素子Ｃ１を介して結合されたノードＮ３のレベルが電
源電圧ＶＤＬのレベルから上昇される。このとき、ＭＯ
ＳトランジスタＭ１２はオフ状態、ＭＯＳトランジスタ
Ｍ１１はオン状態にされるから、出力信号ｏｕｔは電源
電圧ＶＤＬから昇圧されたレベルにされる。
【００２７】その後、再び入力信号ｉｎ，−ｉｎの論理
値が反転されると（ｉｎ＝ローレベル，−ｉｎ＝ハイレ
ベル）、ノードＮ２はローレベルにされ、これに応じて
ノードＮ３のレベルも容量性結合によって低下される。
このとき、ノードＮ３のレベルが過剰に低下されないよ
うにするために、比較的コンダクタンスの小さな前記プ
ルアップＭＯＳトランジスタＭ８によって、ノードＮ３
は、電源電圧ＶＤＬに対してＭＯＳトランジスタＭ８の
閾値電圧分だけ降下されたレベルに予め充電され、次の
昇圧動作に必要なレベルを確保する。
値が反転されると（ｉｎ＝ローレベル，−ｉｎ＝ハイレ
ベル）、ノードＮ２はローレベルにされ、これに応じて
ノードＮ３のレベルも容量性結合によって低下される。
このとき、ノードＮ３のレベルが過剰に低下されないよ
うにするために、比較的コンダクタンスの小さな前記プ
ルアップＭＯＳトランジスタＭ８によって、ノードＮ３
は、電源電圧ＶＤＬに対してＭＯＳトランジスタＭ８の
閾値電圧分だけ降下されたレベルに予め充電され、次の
昇圧動作に必要なレベルを確保する。
【００２８】前記昇圧部１２１は上記昇圧部１２０とは
相補的に動作され、その基本的な紀ぅ及び動作は上記と
同じであるので、ここでは詳細な説明を省略する。
相補的に動作され、その基本的な紀ぅ及び動作は上記と
同じであるので、ここでは詳細な説明を省略する。
【００２９】図３には入力信号ｉｎに対して昇圧された
出力信号ｏｕｔの波形の一例が示される。同図に示され
るように、レベル変換回路１３の差動入力ＭＯＳトラン
ジスタＭ３，Ｍ４に入力される信号ｏｕｔ，−ｏｕｔの
ハイレベルはレベルの低い電源電圧ＶＤＬ以上に昇圧さ
れるから、ＭＯＳトランジスタＭ３，Ｍ４のドレイン電
流を増すことができる。図１のノードＮ１のレベルが電
源電圧ＶＤＨのレベルにされている状態で、ＭＯＳトラ
ンジスタＭ４がオン状態にされる時、当該ＭＯＳトラン
ジスタＭ４は電源電圧ＶＤＬレベルよりも高いレベルに
昇圧された信号−ｏｕｔがそのゲート電極に供給され
る。ＭＯＳトランジスタＭ４のゲート電極に電源電圧レ
ベルＶＤＬのハイレベルが供給される場合に比べて、当
該ＭＯＳトランジスタＭ４に流れるドレイン電流は大き
くされる。これにより、ノードＮ１のレベルが速やかに
低下し、ＭＯＳトランジスタＭ１がオン状態になってＭ
ＯＳトランジスタＭ２がターンオフされるまでの過渡応
答動作時間が短くされる。したがって、信号Ｓ１の変化
に応じて信号Ｓ２が反転されるまでの動作が高速化さ
れ、出力動作の速化を達成することができる。
出力信号ｏｕｔの波形の一例が示される。同図に示され
るように、レベル変換回路１３の差動入力ＭＯＳトラン
ジスタＭ３，Ｍ４に入力される信号ｏｕｔ，−ｏｕｔの
ハイレベルはレベルの低い電源電圧ＶＤＬ以上に昇圧さ
れるから、ＭＯＳトランジスタＭ３，Ｍ４のドレイン電
流を増すことができる。図１のノードＮ１のレベルが電
源電圧ＶＤＨのレベルにされている状態で、ＭＯＳトラ
ンジスタＭ４がオン状態にされる時、当該ＭＯＳトラン
ジスタＭ４は電源電圧ＶＤＬレベルよりも高いレベルに
昇圧された信号−ｏｕｔがそのゲート電極に供給され
る。ＭＯＳトランジスタＭ４のゲート電極に電源電圧レ
ベルＶＤＬのハイレベルが供給される場合に比べて、当
該ＭＯＳトランジスタＭ４に流れるドレイン電流は大き
くされる。これにより、ノードＮ１のレベルが速やかに
低下し、ＭＯＳトランジスタＭ１がオン状態になってＭ
ＯＳトランジスタＭ２がターンオフされるまでの過渡応
答動作時間が短くされる。したがって、信号Ｓ１の変化
に応じて信号Ｓ２が反転されるまでの動作が高速化さ
れ、出力動作の速化を達成することができる。
【００３０】上記により、ＭＯＳトランジスタＭ４に流
れる電流を増すことができるから、本発明者が以前に検
討したようにＭＯＳトランジスタＭ２のトランジスタサ
イズ（チャンネル幅）を小さくしてＭＯＳトランジスタ
Ｍ４の少ないドレイン電流に対処することを要しない。
この理由からも、出力動作の確定を早めることができ
る。しかも、レベル変換回路の反転動作とレベル変換回
路の過渡応答期間の短縮という双方の要求を満足させる
ためにぎりぎりの点で双方のトランジスタＭ２，Ｍ４の
サイズ比を決定する事も要しないから、ｐチャンネル型
ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジス
タとに製造プロセスのばらつきが多少生じて双方のＭＯ
ＳトランジスタＭ２，Ｍ４のドレイン電流が既定値に対
してばらついても、レベル変換回路１３がラッチ動作を
行えなくなる事態の発生を防止することができる。
れる電流を増すことができるから、本発明者が以前に検
討したようにＭＯＳトランジスタＭ２のトランジスタサ
イズ（チャンネル幅）を小さくしてＭＯＳトランジスタ
Ｍ４の少ないドレイン電流に対処することを要しない。
この理由からも、出力動作の確定を早めることができ
る。しかも、レベル変換回路の反転動作とレベル変換回
路の過渡応答期間の短縮という双方の要求を満足させる
ためにぎりぎりの点で双方のトランジスタＭ２，Ｍ４の
サイズ比を決定する事も要しないから、ｐチャンネル型
ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジス
タとに製造プロセスのばらつきが多少生じて双方のＭＯ
ＳトランジスタＭ２，Ｍ４のドレイン電流が既定値に対
してばらついても、レベル変換回路１３がラッチ動作を
行えなくなる事態の発生を防止することができる。
【００３１】図４には前記出力回路１４を高出力インピ
ーダンス制御可能にした場合の例が示される。１２Ａ，
１２Ｂは図１の昇圧回路１２と同じ昇圧回路である。１
３Ａ，１３Ｂは図１のレベル変換回路１３と同じ回路で
ある。出力回路１４を構成するＭＯＳトランジスタＭ
５，Ｍ６毎に、昇圧回路１２Ａ，１２Ｂとレベル変換回
路１３Ａ，１３Ｂとを有する。レベル変換回路１３Ａの
出力信号Ｓ２ＡはＭＯＳトランジスタＭ５のゲートに供
給され、レベル変換回路１３Ｂの出力信号Ｓ２ＢはＭＯ
ＳトランジスタＭ６のゲートに供給される。インバータ
２Ａ，２Ｂは図１のインバータ２と同じである。インバ
ータ２Ａの入力には２入力型のノアゲート３Ａの出力端
子が結合され、インバータ２Ｂの入力には２入力型のナ
ンドゲート３Ｂの出力端子が結合される。前記ゲート３
Ａ，３Ｂの一方の入力端子には前記信号Ｓ１が供給され
る。ノアゲート３Ａの他方の入力端子には出力イネーブ
ル信号ＯＥが供給され、ナンドゲート３Ｂの他方の入力
端子には出力イネーブル信号ＯＥをインバータ４で反転
した信号が供給される。
ーダンス制御可能にした場合の例が示される。１２Ａ，
１２Ｂは図１の昇圧回路１２と同じ昇圧回路である。１
３Ａ，１３Ｂは図１のレベル変換回路１３と同じ回路で
ある。出力回路１４を構成するＭＯＳトランジスタＭ
５，Ｍ６毎に、昇圧回路１２Ａ，１２Ｂとレベル変換回
路１３Ａ，１３Ｂとを有する。レベル変換回路１３Ａの
出力信号Ｓ２ＡはＭＯＳトランジスタＭ５のゲートに供
給され、レベル変換回路１３Ｂの出力信号Ｓ２ＢはＭＯ
ＳトランジスタＭ６のゲートに供給される。インバータ
２Ａ，２Ｂは図１のインバータ２と同じである。インバ
ータ２Ａの入力には２入力型のノアゲート３Ａの出力端
子が結合され、インバータ２Ｂの入力には２入力型のナ
ンドゲート３Ｂの出力端子が結合される。前記ゲート３
Ａ，３Ｂの一方の入力端子には前記信号Ｓ１が供給され
る。ノアゲート３Ａの他方の入力端子には出力イネーブ
ル信号ＯＥが供給され、ナンドゲート３Ｂの他方の入力
端子には出力イネーブル信号ＯＥをインバータ４で反転
した信号が供給される。
【００３２】前記出力イネーブル信号ＯＥはローレベル
によって出力動作を指示する。この状態においてナンド
ゲート３Ａとノアゲート３Ｂはインバータと同じ反転動
作を行う。したがって、信号Ｓ１がローレベルであれば
信号Ｓ２Ａ，Ｓ２Ｂは共にハイレベルにされ、出力回路
はローレベルを出力する。信号Ｓ１がハイレベルの場合
には上記とは逆になる。また、前記出力イネーブル信号
ＯＥは、ハイレベルによって高出力インピーダンス状態
を指示する。この状態では、ｉｎＡ＝ハイレベル、−ｉ
ｎＡ＝ローレベルに固定され、これによって信号Ｓ２Ａ
がハイレベルに固定され、ＭＯＳトランジスタＭ５はオ
フ状態にされる。同様に前記出力イネーブル信号ＯＥの
ハイレベルによって高出力インピーダンス状態が指示さ
れたとき、ｉｎＢ＝ローレベル、−ｉｎＢ＝ハイレベル
に固定され、これによって信号Ｓ２Ｂがローレベルに固
定され、ＭＯＳトランジスタＭ６はオフ状態にされる。
したがって、出力回路１４は出力動作可能状態又は高出
力インピーダンス状態の選択が可能になる。このような
構成においても、図１と同様に、外部とのインタフェー
ス信号のレベルに対して内部回路の動作電源が低くされ
た半導体集積回路、換言すれば、外部信号振幅に対して
内部信号の振幅が小さくされた半導体集積回路におい
て、外部への信号出力のためのレベル変換動作の安定性
と高速性とを実現できる。
によって出力動作を指示する。この状態においてナンド
ゲート３Ａとノアゲート３Ｂはインバータと同じ反転動
作を行う。したがって、信号Ｓ１がローレベルであれば
信号Ｓ２Ａ，Ｓ２Ｂは共にハイレベルにされ、出力回路
はローレベルを出力する。信号Ｓ１がハイレベルの場合
には上記とは逆になる。また、前記出力イネーブル信号
ＯＥは、ハイレベルによって高出力インピーダンス状態
を指示する。この状態では、ｉｎＡ＝ハイレベル、−ｉ
ｎＡ＝ローレベルに固定され、これによって信号Ｓ２Ａ
がハイレベルに固定され、ＭＯＳトランジスタＭ５はオ
フ状態にされる。同様に前記出力イネーブル信号ＯＥの
ハイレベルによって高出力インピーダンス状態が指示さ
れたとき、ｉｎＢ＝ローレベル、−ｉｎＢ＝ハイレベル
に固定され、これによって信号Ｓ２Ｂがローレベルに固
定され、ＭＯＳトランジスタＭ６はオフ状態にされる。
したがって、出力回路１４は出力動作可能状態又は高出
力インピーダンス状態の選択が可能になる。このような
構成においても、図１と同様に、外部とのインタフェー
ス信号のレベルに対して内部回路の動作電源が低くされ
た半導体集積回路、換言すれば、外部信号振幅に対して
内部信号の振幅が小さくされた半導体集積回路におい
て、外部への信号出力のためのレベル変換動作の安定性
と高速性とを実現できる。
【００３３】図５にはレベル変換回路の別の例が示され
る。同図に示されるレベル変換回路１３Ａは、図１のレ
ベル変換回路１３に対し、ｐチャンネル型の負荷ＭＯＳ
トランジスタＭ３１，Ｍ３２を更に配置したものであ
る。ＭＯＳトランジスタＭ３１のゲートには信号ｏｕｔ
が供給され、ＭＯＳトランジスタＭ３２のゲートには信
号−ｏｕｔが供給される。この回路においては、ＭＯＳ
トランジスタＭ３とＭ３１のペア、ＭＯＳトランジスタ
Ｍ４とＭ３２のペアは、各々のｐチャンネル型ＭＯＳト
ランジスタとｎチャンネル型ＭＯＳＤトランジスタとが
相補的にスイッチ動作するので、信号Ｓ２がハイレベル
からローレベルに変化されるとき、ＭＯＳトランジスタ
Ｍ１のオン状態を待つことなくＭＯＳトランジスタＭ３
２がオフ状態にされようとするので、信号Ｓ２のハイレ
ベルからローレベルへの変化は更に高速化される。同様
に、信号Ｓ２がローレベルからハイレベルに変化される
とき、ＭＯＳトランジスタＭ１のオフ状態を待つことな
くＭＯＳトランジスタＭ３２がオン状態にされようとす
るので、信号Ｓ２のローレベルからハイレベルへの変化
は更に高速化される。
る。同図に示されるレベル変換回路１３Ａは、図１のレ
ベル変換回路１３に対し、ｐチャンネル型の負荷ＭＯＳ
トランジスタＭ３１，Ｍ３２を更に配置したものであ
る。ＭＯＳトランジスタＭ３１のゲートには信号ｏｕｔ
が供給され、ＭＯＳトランジスタＭ３２のゲートには信
号−ｏｕｔが供給される。この回路においては、ＭＯＳ
トランジスタＭ３とＭ３１のペア、ＭＯＳトランジスタ
Ｍ４とＭ３２のペアは、各々のｐチャンネル型ＭＯＳト
ランジスタとｎチャンネル型ＭＯＳＤトランジスタとが
相補的にスイッチ動作するので、信号Ｓ２がハイレベル
からローレベルに変化されるとき、ＭＯＳトランジスタ
Ｍ１のオン状態を待つことなくＭＯＳトランジスタＭ３
２がオフ状態にされようとするので、信号Ｓ２のハイレ
ベルからローレベルへの変化は更に高速化される。同様
に、信号Ｓ２がローレベルからハイレベルに変化される
とき、ＭＯＳトランジスタＭ１のオフ状態を待つことな
くＭＯＳトランジスタＭ３２がオン状態にされようとす
るので、信号Ｓ２のローレベルからハイレベルへの変化
は更に高速化される。
【００３４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００３５】例えば、昇圧回路やレベル変換回路にはそ
の他の回路構成を採用することが可能である。また、上
記の説明ではレベル変換回路の双方の差動入力トランジ
スタＭ３，Ｍ４のゲート入力信号を昇圧可能に構成した
が、レベル変換回路をシングルエンド出力で用いる場合
には、出力側の一方の差動入力ＭＯＳトランジスタＭ４
のゲート入力電圧だけを昇圧してもよい。出力側の片方
だけ昇圧してもスタティックラッチとしての正常動作を
保証しつつ、昇圧回路によるチップ占有面積を低減でき
る。
の他の回路構成を採用することが可能である。また、上
記の説明ではレベル変換回路の双方の差動入力トランジ
スタＭ３，Ｍ４のゲート入力信号を昇圧可能に構成した
が、レベル変換回路をシングルエンド出力で用いる場合
には、出力側の一方の差動入力ＭＯＳトランジスタＭ４
のゲート入力電圧だけを昇圧してもよい。出力側の片方
だけ昇圧してもスタティックラッチとしての正常動作を
保証しつつ、昇圧回路によるチップ占有面積を低減でき
る。
【００３６】本発明に係る半導体集積回路は、ＡＳＩＣ
（Application Specific Integrated Circuit）、カス
タムＬＳＩ、セミカスタムＬＳＩなどの設計手法の点、
メモリＬＳＩや論理ＬＳＩ等の機能の点において、各種
半導体集積回路に適用することができる。
（Application Specific Integrated Circuit）、カス
タムＬＳＩ、セミカスタムＬＳＩなどの設計手法の点、
メモリＬＳＩや論理ＬＳＩ等の機能の点において、各種
半導体集積回路に適用することができる。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３８】すなわち、外部とのインタフェース信号の
レベルに対して内部回路の動作電源が低くされた半導体
集積回路、換言すれば、外部信号振幅に対して内部信号
の振幅が小さくされた半導体集積回路において、外部へ
の信号出力のためのレベル変換動作の安定性と高速性と
を実現できる。
レベルに対して内部回路の動作電源が低くされた半導体
集積回路、換言すれば、外部信号振幅に対して内部信号
の振幅が小さくされた半導体集積回路において、外部へ
の信号出力のためのレベル変換動作の安定性と高速性と
を実現できる。
【００３９】また、信号振幅の小さな内部信号を信号振
幅の大きな外部出力信号の振幅に変換するためのレベル
変換回路にスタティックラッチを採用する場合に、トラ
ンジスタ特性の製造ばらつきによって誤動作を生じ難
く、そのスタティックラッチにおける反転ラッチ動作の
過渡応答時間を短縮することができる。
幅の大きな外部出力信号の振幅に変換するためのレベル
変換回路にスタティックラッチを採用する場合に、トラ
ンジスタ特性の製造ばらつきによって誤動作を生じ難
く、そのスタティックラッチにおける反転ラッチ動作の
過渡応答時間を短縮することができる。
【図１】本発明に係る半導体集積回路の一例を示す回路
である。
である。
【図２】昇圧回路の一例を示す回路図である。
【図３】入力信号ｉｎに対して昇圧された出力信号ｏｕ
ｔの波形の一例を示す波形図である。
ｔの波形の一例を示す波形図である。
【図４】出力回路を高出力インピーダンス制御可能にし
た構成の一例を示すブロック図である。
た構成の一例を示すブロック図である。
【図５】レベル変換回路の別の例を示す回路図である。
【図６】本発明者が検討したレベル変換回路及び出力回
路の説明図である。
路の説明図である。
１，２ インバータ ３Ａ ノアゲート回路 ３Ｂ ナンドゲート回路 １０ 半導体集積回路 １１ 内部回路 １２，１２Ａ，１２Ｂ 昇圧回路 １２０，１２１ 昇圧部 １３１３Ａ，１３Ｂ レベル変換回路 １４ 出力回路 Ｍ１，Ｍ２ 負荷ＭＯＳトランジスタ Ｍ３，Ｍ４ 差動入力ＭＯＳトランジスタ Ｓ１ 内部回路の出力信号 ｉｎ，−ｉｎ 昇圧回路の入力信号 ｏｕｔ，−ｏｕｔ 昇圧回路の出力信号 Ｓ２ レベル変換回路の出力信号 Ｃ１，Ｃ２ 容量素子 ＶＤＬ 第１の電源電圧 ＶＤＨ 第２の電源電圧
Claims (4)
- 【請求項１】 第１の電源電圧を動作電源として動作さ
れる第１の回路と、前記第１の電源電圧よりもレベルの
高い第２の電源電圧を動作電源とし前記第１の回路から
出力される第１の信号の信号振幅を前記第２の電源電圧
に応ずる信号振幅に変換するレベル変換回路と、前記第
２の電源電圧を動作電源とし前記レベル変換回路から出
力される第２の信号の論理値に応じて外部出力動作を行
う出力回路とを含む半導体集積回路において、 前記第１の電源電圧を動作電源とし前記第１の信号のハ
イレベルを昇圧して前記レベル変換回路に供給する昇圧
回路を設けて成るものであることを特徴とする半導体集
積回路。 - 【請求項２】 前記レベル変換回路は、相補信号が供給
される一対の差動入力トランジスタを含むスタティック
ラッチ形態を有し、その記憶ノードから前記第２の信号
を出力し、 前記昇圧回路は、第１の信号の相補信号の夫々に対し、
ローレベルからハイレベルへの変化に応じ昇圧容量を介
してハイレベルの電圧レベルを昇圧する昇圧部を有し、
各昇圧部の出力が前記レベル変換回路への相補信号とさ
れる、ものであることを特徴とする請求項１記載の半導
体集積回路。 - 【請求項３】 前記レベル変換回路はＣＭＯＳスタティ
ックラッチ回路であり、前記出力回路は前記ＣＭＯＳス
タティックラッチ回路の一つの記憶ノードから出力され
る信号を第２の信号として入力するＣＭＯＳインバータ
回路であることを特徴とする請求項２記載の半導体集積
回路。 - 【請求項４】 前記出力回路は直列接続された第１及び
第２の出力トランジスタを有し直列接続点を出力端子と
し、 前記第１及び第２の出力トランジスタの制御端子毎に前
記昇圧回路とを前記レベル変換回路とを有し、 更に、前記双方の昇圧回路へ前記第１の信号を供給する
経路に、前記第１及び第２のトランジスタに個別に供給
される第２の信号を、前記出力回路を高出力インピーダ
ンス状態に制御するレベルに選択的に強制するゲート手
段を設けて成るものであることを特徴とする請求項２記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173389A JPH1127137A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173389A JPH1127137A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127137A true JPH1127137A (ja) | 1999-01-29 |
Family
ID=15959500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173389A Withdrawn JPH1127137A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1127137A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001056158A1 (en) * | 2000-01-27 | 2001-08-02 | Hitachi, Ltd. | Semiconductor device |
| WO2003103144A1 (ja) * | 2002-05-30 | 2003-12-11 | ソニー株式会社 | レベルシフト回路、表示装置および携帯端末 |
| KR100474755B1 (ko) * | 2000-05-18 | 2005-03-08 | 엔이씨 일렉트로닉스 가부시키가이샤 | 출력 회로 |
| CN109412578A (zh) * | 2018-12-27 | 2019-03-01 | 深圳讯达微电子科技有限公司 | 一种高速离线驱动器中的电平转换器 |
| CN113098483A (zh) * | 2021-03-26 | 2021-07-09 | 上海芯问科技有限公司 | 一种高速全差分升压转换电路 |
-
1997
- 1997-06-30 JP JP9173389A patent/JPH1127137A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001056158A1 (en) * | 2000-01-27 | 2001-08-02 | Hitachi, Ltd. | Semiconductor device |
| US6933765B2 (en) | 2000-01-27 | 2005-08-23 | Renesas Technology Corporation | Semiconductor device |
| US7106123B2 (en) | 2000-01-27 | 2006-09-12 | Renesas Technology Corporation | Semiconductor device with level converter having signal-level shifting block and signal-level determination block |
| US7199639B2 (en) | 2000-01-27 | 2007-04-03 | Renesas Technology Corp. | Semiconductor device with level converter having signal-level shifting block and signal-level determination block |
| KR100474755B1 (ko) * | 2000-05-18 | 2005-03-08 | 엔이씨 일렉트로닉스 가부시키가이샤 | 출력 회로 |
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