JPH0320755B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は陰極線管（CRT）ラスタ走査表示装
置をマイクロコンピユータの如きプロセツサとイ
ンターフエースさせるための陰極線管制御装置に
関し、さらに具体的にはCRTのためのプログラ
ム可能なビデオ・タイミング制御装置に関する。 Ｂ 従来技術およびその課題 極めて複雑なプログラムを設計する必要性から
構造化プログラミングが生じ、これに伴つて
VLSIの問題は構造化論理配列体、さらにはプロ
グラム可能な論理配列の研究へと進んだ。表示装
置の制御装置の応用においては、例えばカーソル
の位置、行の終り、フレームの終り等を与えるた
めに予めセツトされた値と順次に増大する計数を
比較するための必要が生じる。 この比較法の１つに、必要な予定の値をレジス
タにロードして適切なバス上に供給されるシステ
ム・クロツクとの間に一致を求める排他的OR機
能を使用する方法がある。この基本的な比較機能
は必要に応じて繰返される。多くの場合、文字の
計数を予定の値と比較するもの、行計数を他の予
定の値と比較するものより或る２つの構造体を有
する。２つの比較の論理ANDが事象の一致を与
えるのに使用される。さらに他の場合には、事象
の一致信号がラツチをセツトするのに使用され、
同様な繰返し造体がラツチをリセツトするために
与えられる。これ等３つの配列体はCRT制御装
置チツプ上に多数必要とされ、この結果ケイ素の
レイアウトは具体化、変更及びテストが困難とな
る。 この様な集積装置の代表的なものは、
Motoroea MC6845CRT制御装置、Imtel8275プ
ログラム可能CRT制御装置及びIntel8276小シス
テムCRT制御装置の如き現在のCRT制御装置で
ある。 Motoroea MC6845CRT制御装置（CRTCが本
発明がなされた時点での代表的なものであるの
で、以下簡単な説明をする。このCRTCは走査
CRT表示装置のインターフエースとして働き、
ビデオ・タイミング及びリフレツシユ・メモリの
アドレシングを与える。CRTCはプログラム可能
な水平及び垂直タイミング発生器、プログラム可
能な線形アドレス・レジスタ、プログラム可能な
カーソル論理装置、ライトペン検出レジスタ、及
びプログラム・バスに対するインターフエースの
ための制御回路より成る。すべてのCRTCタイミ
ングは文字毎に発生されるクロツクから誘導され
る。一致回路が連続的に文字計数器の内容と多数
（18個）のプログラム可能なレジスタの内容を比
較して水平タイミング（HSYNC）、垂直タイミ
ング（VSYNC）、カーソル位置及び寸法等を与
える。プロセツサはCRTCのレジスタ・フアイル
に接続されたデータ・バスを介してCRTCと通信
し、通常電源がオンになつた後の初期設定中にフ
アームウエア表から順次CRTCレジスタにロード
を行う。CRTCはVLSI技法を使用して具体化さ
れた単一のチツプとして与えられる。 これらの技術は特定の計数によつて表わされた
状態を解読するためのハード配線ゲートを使用し
た原始制御装置よりも著しい改良が与えられてい
るが、これ等の現在の制御装置は２つの主な欠点
を有する。第１の欠点はCRTタイミング制御を
遂行するのに必要とされる種々の基本的回路の複
雑な組合せのために複雑なセルの形状が必要とな
る点にある。このためにチツプが形成される時に
ケイ素の無駄が生じる。従来一度複雑なセルの形
状が決定され、ケイ素中にレイアウトされると、
一般的に云つて、新しいセルを再設計しない限り
変更する事は不可能である。レジスタ中にロード
される設定値は初期設定中に変更され得る点で柔
軟性を有するが、このためには制御装置のすべて
の主な機能を前もつて指定し、頭初に設計する事
を必要とする。もし追加の機能を必要とする様な
事が後で決定されると、新らしい機能を含む様に
チツプが再設計されなければならない。当然の事
ながら、この様な設計には時間がかかり、しばし
ば高価につく。 Ｃ 発明の概要および解決課題 本発明はCRTのためのビデオ・タイミング制
御信号を発生し、各タイミング制御信号の個々の
タイミングがCRTの走査制御クロツクから誘導
される入力パルス列を受取り、連続的にインクレ
メントされる様に接続された計数器の走行計数値
すなわち計数器のカウントを参照して決定される
様なCRT制御装置に関する。本発明の制御装置
は、書込みモード中にその２進内容によつて所定
の計数値を表わす語が書込まれる連想記憶装置に
より成り、上記走行係数値は探索モード中に計数
器から探索アーギユメントとして上記記憶装置配
列体に印加される２進信号として得られ、これに
よつて個々のタイミング制御信号は現在の走行計
数値を表わす２進値信号と上記記憶装置中に記憶
されている予定の語計数値の２進内容間の一致の
発生に応答して記憶装置からの夫々の出力信号と
して与えられる。 CRTCのタイミング機能を与えるための連想記
憶装置を使用する事の一つの著しい利点は記憶装
置の規則性がVLSIパツケージに特に適していて
製造が簡単になり、コストが減少される点にあ
る。本発明に従う制御装置の機能は従来のものと
類似しており、重要な相異点は予定の値を含む各
レジスタが記憶装置状の配列体中の語によつて置
換されている点にある。この構造によつてケイ素
の面積が減少され、読取り、書込み及び連想探索
のための制御が簡単にされ、構造化される。さら
に各テストが記憶装置中のすべての語について並
列に遂行されるので、内容のテストが簡単になる
という他の利点も与えられる。制御システムに対
するインターフエースは個々のレジスタを使用し
た従来技法のものと比較して簡単になる。最後に
記憶装置が書込み可能であるので、CRTCの機能
はVLSIチツプとして組立てられた後でも変更可
能になり、実行時間中に構成が可能になり、テス
トの目的で任意の時間に読取り可能になる。 Ｄ 実施例 一般的な概念を従来からの回路である第１図に
よつて説明する。制御されるべきCRTの文字計
数クロツクを基準として選択し、その大きさによ
つてCRTのスクリーン上の走査電子ビームの予
定の位置を表わす文字計数値はプロセツサから８
ビツト・バス１上に供給され、８ビツト・レジス
タ２にロードされる。CRTの走査電子ビームと
同期して走行、通常の走査中にスクリーン上のビ
ームの実際の位置を表わすCRT文字クロツクCL
がその後クロツク線上に供給され、計数器４をイ
ンクレメントするのに使用される。これ等の２つ
の値、即ちレジスタ２中の予定値及び計数器４中
の走行文字計数値は入力として８ビツト排他的
OR（XOR）ゲート５に供給される。走査電子ビ
ームがレジスタ２中の予定の計数値のよつて決定
される、スクリーン上の予定の位置に到達すると
XOR（事象一致）ゲート５は出力線６上に信号を
発生する。この様な配列体はCRTの走査サイク
ル中の必要なビデオ・タイミング制御を与えるた
めに従来の装置によつて使用される回路の基本を
成している。 実際は、周知の如く、走査電子ビームの位置は
全スクリーンをビームが走査している間に連続的
にインクレメントされる単一の計数器によつてだ
けでは追跡され得ない。実際には、列計数器が各
文字位置毎に一回インクレメントされ各走査行の
終りにリセツトされる。行計数器が各一行毎に一
度インクレメントされ垂直方向の各フイールドの
終りにリセツトされる。文字が表示される場合に
は、しばしば２つの計数器が使用される。一つは
各文字おの行を形成する走査線即ちスライスの数
を計数する線計数器即ちスライス計数器であり、
他は全走査フイールドを形成する文字行の数を計
数するための行計数器である。 第２図において第１図と同一基本参照番号が使
用されているが同種回路を区別するために数字が
加えられている。従つてこの図において、文字も
しくは列位置を示す文字計数値は８ビツト文字線
1.1上に供給され、８ビツト文字レジスタ2.1にロ
ードされる。クロツク線3.1上の文字クロツクCL
は表示装置の各行の各文字位置をビームが走査す
る時に文字計数器4.1をインクレメントする。レ
ジスタ２１の内容と文字計数器4.1の内容間に一
致が生ずるたびに発生されるXOR5.1の出力6.1上
の信号は走査機構即ち走査電子ビームが各行中の
所望の文字位置をアドレスしている時を示す。 表示装置のどの行が所望の文字位置を含むかを
示す行計数器の出力が８ビツトの行バス1.2を介
して供給され、８ビツト行レジスタ2.2にロード
される。文字クロツクCLの適切な区切りによつ
て誘導されるクロツク線3.2上の行クロツクRCは
ビームが表示装置の各文字行を走査する時に行計
数器4.2をインクレメントする。レジスタ2.2の内
容及び行計数器4.2の内容間に一致が生ずる時の
XOR5.2の出力6.2上の信号が所望の行が走査され
つつある時を示す。 複合事象一致回路からの２つのXOR出力6.1お
よび6.2がANDゲート７への入力として供給され
る。所望の行上の所望の文字位置が走査されつつ
ある時にのみ信号がその出力８上に表わされる。
この様な回路は代表的には例えばCRT表示装置
上のカーソル位置を固定するために使用される。 第３図を参照するために、前と同じ基本的参照
番号が使用されているが、同一機能を遂行する素
子を区別するためにさらに数字が添えられてい
る。この装置において、指定された左手の文字列
位置は文字レジスタ2.11に導入され、指定された
右手の文字列位置は文字レジスタ2.12に導入され
る。同様に指定された上方行位置は行レジスタ
2.21導入され、指定された下方行位置2.22に導入
される。その後の走査中に、或る行上の指定され
た文字位置が到達する各度に（これは文字計数器
4.11の内容と左手の文字列レジスタ2.11の内容間
の一致を検出するXOR5.11によつて与えられた
条件である）、ラツチ9.1がセツトされる。或る行
上の指定された右手の文字位置に達する各度に
（これは文字計数器4.12と右手の文字レジスタ
2.12の内容間の一致を検出するXOR5.12によつて
与えられる条件である）、ラツチ9.1はリセツトさ
れる。この回路はCRT表示装置のための水平同
期もしくは行帰線消去信号のタイミングもしくは
接続時間をセツトするのに必要される回路の代表
的なものである。 同様に指定される上の行値に到達すると（行動
数器4.21と上方行レジスタ2.21の内容の一致を検
出するXOR5.21によつて与えられる条件）ラツ
チ9.2がセツトされる。指定された下方行値に到
達すると（行係数器4.22および下方行レジスタ
2.22間の一致を検出するXOR5.22によつて与えら
れる条件）、ラツチ9.2がリセツトされる。回路の
この部分は表示装置中の行の数もしくは垂直帰線
消去の領域をセツトするのに使用されるものの代
表的なものである。 ラツチ9.1及び9.2から現われる夫々の線6.1及び
6.2の上の出力は再びANDゲート７への入力とし
て接続され、走査電子ビームが行中の２つの指定
された端の行位置間にあり、且２つの指定された
端の行位置間に存在する時に事象一致信号を生ず
る。この様な回路は例えばスクリーンのデータ領
域もしくはビデオ表示領域もしくはスクリーンの
区分を決めるために使用される代表的なものであ
る。 第１図、第２図及び第３図に示されたすべての
回路は表示装置の制御装置によつて必要とされる
すべての機能を遂行するのに必要とされる代表的
なものである。従つて全体の回路の複雑が集積回
路もしくはケイ素チツプとしての具体化を困難に
し、従つて高価なものにする。要するに従来技法
のCRTCは決められた機能を遂行するためにカス
トマに応じて個別化されているが、さらに適切な
レイアウトによつて新しく個別化されたチツプを
再設計する事なくしては他の機能を追加する事は
出来ない。 本発明は制御装置が接続されたCRT表示装置
のためのビデオ制御信号を発生するために事象の
一致を与えるのに連想記憶装置を使用する事によ
つて、簡単でしかも効果的な方法でこれらの問題
を克服する。 本発明に従うCRT制御装置は概略的に第４図
に示されており、２状態記憶セル１１の規則正し
い２次元マトリツクス構造体を有する連想記憶装
置１０を含んでいる（この実施例においては不問
状態は必要とされない）。図では簡単のために、
一つの連想記憶装置のセル１１のみが示されてい
る。各セル及びその動作については第５図を参照
して詳細に説明される。しかしながら制御装置の
動作の簡単な説明のためには、各セルは装置の列
方向に伸びる１対のビツト線１２、行方向に延び
る読取／書込み選択線１３及び感知線１４を有す
る事を知つているだけで十分である。記憶装置１
０の同一列中の個々のセル１１は１対のビツト線
を共有し、同一行中の個々のセルは同じ読取り／
書込み選択線及び感知線を共有している通常の記
憶装置が存在する（或る場合には或る行中のセル
に２つの感知線を与える様に感知線は切断され得
る。その目的は以下明らかにされるであろう）。 CRTの表示の制御及び他の機能のためのビデ
オ制御及び他の制御信号が発生される必要のある
CRTスクリーン上の異なるビーム表示位置を表
わす予定の値は（図示されていない）制御プロセ
ツサもしくはマイクロプロセツサから読取り／書
取りバス１を介して連想記憶装置１０にロードさ
れる。この連想記憶装置１０は語単位で整理され
ている。即ち予定の値の各語を形成する個々のビ
ツトは並列に装置の列即ちビツト線対１２に供給
され、予定の行中に記憶される。 この動作を行うために、個々の語は一時に一語
ずつ予定の順序でデータ書込みレジスタ１５にロ
ードされる。レジスタ１５の内容は入力線４３上
に供給される書込み可能信号によつて制御される
書込み可能回路４２制御の下に書込期間中に記憶
装置１０に読出される。レジスタ１５にロードさ
れる語は代表的にはプロセツサによつてアクセス
される様に利用可能であるフアームウエア表から
誘導される。これと同時に語が書込まれる記憶装
置１０の選択された行に関連する読取り／書込み
選択線１３がマイクロプロセツサからバス１を介
して送られて来る語行アドレスを解読する語アド
レス・レジスタ１６によつて選択される。ビツト
線に印刷される予定の値（即ち語）を表わすパタ
ーンと所望の行に関連する読取／書込み選択線の
付勢の組合せによつて語は指定された行の指定さ
れたビツト位置にロードされる。個々の語をデー
タ書込みレジスタ１５にロードして、レジスタ１
５の内容を記憶装置１０の指定された行に転送す
る過程はCRTの制御に必要なすべての予定の値
を表わすすべての語がロードされる迄書込み時間
中に繰返される。 予定の語の計数値を記憶装置１０にロードする
初期設定に続き、正しい値が実際に記憶装置中に
書込まれた事を検査するテスト手順が実行され
る。このテスト手順は記憶装置の内容を語アドレ
ス・レジスタ１６の制御の下に一時に一行データ
読取りレジスタ１７中に読出して順次質問し次い
で読取り／書込みバス１を介して検査のためにプ
ロセツサに戻す事を含む。計数器４及びデータ書
込みレジスタ１５からの出力は入力として書込み
可能信号を受取る読取り可能回路４３の制御の下
に遂行される読取り時間中には機能が抑止され
る。この回路４３の機能は以下第６図を参照して
詳細に説明される。一度連想記憶装置にこの様に
してこれ等の予定の値がロードされ、テスト手順
によつてその内容の正しさが検証されると、制御
装置は一意的にプログラムされたCRT表示装置
のためのタイミング制御を与える準備状態にな
る。 動作中、計数器４は通常の如く線３を介して供
給される文字クロツクCLによつて連続的にイン
クレメントされる。計数器４の個々の段はデータ
書込みレジスタ１５の対応する段と同様に連想記
憶装置１０の同一のビツト線１２に並列に接続さ
れている。計数器４からの出力は書込み可能回路
４２からの信号によつて書込み時間中に抑止され
る。探索時間中、回路４２からの信号はレジスタ
１５からの出力を抑止し、計数器４からの出力を
駆動する。記憶装置１０に書込まれる語中の各ビ
ツトはデータ書込みレジスタ１５から真及び補数
形で供給され、計数器４からの走行計数値の各ビ
ツトも同じ形式で記憶装置に書込まれる様になつ
ている。連想記憶装置の機能は走行計数及び記憶
装置中に記憶されている語の間に一致が生ずる
と、事象一致信号がこの語を含む行に関連する感
知線１４上に発生される。記憶装置１０からの感
知線１４上の一致信号は書込まれている語の値に
よつて決定され、CRTの制御要件に従つて選択
された時間に出現する。或る場合には、事象一致
信号は直接CRTへ供給され、或いはラツチをセ
ツトもしくはリセツトして間接的制限を与えるの
に使用される。この図では出力線及びラツチは一
般的に接続されたCRTのためのビデオ制御バス
として示されている。 事象一致を検出するためのこの様な連想記憶装
置の使用は著しく柔軟性のある制御装置を与え
る。従つて例えば一つの語が走行計数値と一致し
た時に事象の開始を示す様にラツチをセツトする
のに使用される値を指定するのに使用され得、他
の語が一致した時に、事象が終わつた時を示すの
に該ラツチをリセツトするのに使用され得る。こ
の様なタイミング・システムは例えば水平帰線消
去領域のスクリーン上の境界、即ちスクリーン上
の表示の区切りの範囲を指定するために使用され
る。 本発明のさらに他の重要な利点は単一の語を記
憶するのに記憶装置の全行を使用する事が必ずし
も必要でない事を認識すれば明らかであろう。或
る場合には行は２つの部分に分割され、左手の部
分が一語を記憶して一つの制御機能を与え、右手
の部分が他の語を記憶して他の制御機能を与える
様に出来る。連想記憶装置は特に記憶空間の効率
的な使用を可能とし、VLSIチツプとして具体化
された時にケイ素の有効利用を可能とする様な型
の組織に適している。この様な記憶装置によつて
発生される型のビデオ・タイミング信号は以下末
尾の表を参照して、本発明の詳細な実施例は第６
図を参照して説明される。しかしながら先づ第５
図を参照して連想記憶装置の基本を形成する連想
セル１１の構造及び動作について説明する。 連想記憶装置１０の各セル１１は基本的には６
個の電界効果トランジスタＤ１乃至Ｄ６から形成
された標準の交差結合RAMセルより成る。セル
の記憶素子は正の電源線１８及び接地線１９間の
負荷装置Ｄ１及びＤ２を介して通常の如く接続さ
れた２つの交差結合装置Ｄ３及びＤ４より成る。
この特定の応用において選択された約束では、装
置Ｄ３が導通して装置Ｄ４が非導通の時のセルの
よつて２進値１が表わされＤ３が非導通でＤ４が
導通の時のセルによつて２進値０が表わされる。
セルは２つの装置Ｄ５及びＤ６を介して読取り／
書込みアドレス線１３に接続され、装置Ｄ８及び
Ｄ７を介して真及び補数ビツト線１２に接続され
ている。さらに他の装置Ｄ９は装置Ｄ７及びＤ８
の共通のドレインによつて駆動され、感知線１４
を接地するのを可能にしている。明らかに記憶装
置の同一行中のセル１１はすべて行方向に延びる
共通の電源線１８及び１９並びに読取り／書込み
アドレス線１３によつて結合される。同様に配列
体の同一列中のセルは列方向に延びるビツト線１
２の対（真及び補数）によつて結合される。 各感知線１４の一端は感知線１４及び感知可能
線４０間に接続された単一の電界効果装置Ｄ１０
より成る通常のプルアツプ装置２０に接続されて
いる。プルアツプ装置の機能は関連する行中のす
べてのセルを結合している感知線１４を感知可能
信号が高電位にある時に高電位（5V）に保持す
る事である。感知可能信号が低い値にある時には
感知線は効果的に抑止される。各列のビツト線１
２の各対は読取り動作を遂行するために必要とさ
れ、又必ずしも必要とされないが、書込み動作を
行うのに使用される通常の予備帯電回路２１に接
続されている。予備帯電回路は装置Ｄ１１及び１
２より成り予備帯電入力線２２上のパルスによつ
て導通される時に関連するビツト線対を一時的に
正の電源線２３に接続し、ビツト線を帯電する。
ビツト線の予備帯電はさらに他の相互接続装置Ｄ
１３を与える事によつて均等に帯電される。 ［書込み動作］ ビツト線対に供給される差動入力データがセル
のその後の２進記憶状態を決定する。従つて２進
１をセルに書込むためには、真のビツト線が高電
位に保持され、補数ビビツト線が低電位に保持さ
れる。この差動入力信号が印加されつつある時に
（通常低電位に保持されている）読取り／書込み
選択線１３が上昇されると、Ｄ３がオンになりＤ
４がオフになつてセルがセツトされて２進１状態
が表わされる。この状態は読取り／書込み選択線
１３の電位が通常の低レベルに降下した後でも保
持され得る。２進０の書込みを行うために、同一
の手順が実行されるが、今度は真のビツト線が低
電位に保持され、補数ビツト線が高電位に保持さ
れて、装置Ｄ３が非導通及び装置Ｄ４が導通にさ
れる。上述の如く、不可欠な事ではないが、ビツ
ト線対は予備帯電回路２１の働きによつて書込み
前に予じめ帯電される。 明らかに、完全な一語を配列体１０の選択され
た行中に書込むために、語の個々の２進値を表わ
す差動信号のパターンが記憶装置のビツト線対に
並列に印加される。次にこの行に関連する読取
り／書込み線１３上の電位を上昇する事によつて
所望の行が選択され、行中のセルが入力データ語
を表わす１及び０の所望のパターンにセツトされ
る。書込み動作中、感知可能線は以下詳細に説明
される如く降下しており、書込み中の記憶装置の
語に関連する感知線が機能抑止され、誤読される
様な偽の感知信号の発生が防止され得る。 ［読取り動作］ 読取り動作を迅速にするために、すべてのセル
に関連するビツト線対は、すべての予備帯電回路
２１に共通な入力線２２上に予備帯電信号を印加
する事によつて、各ビツト線対に対して一個当て
接続された予備帯電回路２１によつて予備帯電さ
れる。ビツト線の予備帯電に続き、行のセルの内
容はこの行に関連する読取り／書込み選択線１３
上の電位を低レベルから高レベルに上昇する事に
よつて簡単に質問される。これによつて各セルの
状態を表わす差動信号が質問された語に関連する
セルの各ビツト線対１２上に現われる様になる。
従つてＤ３がオンでＤ４がオフで２値１を記憶し
ているセルの質問はビツト線対上に差動電圧を生
じ、即ち補数ビツト線上に低電位を及び真ビツト
線上に高電位を発生して、これが２進１状態を表
わすものとして認識される。同様にＤ３がオフで
Ｄ４がオンである、２進０を記憶されるセルを質
問すると、ビツト線対上に差動電圧、即ち補数ビ
ツト線上に低電位を生じ、これが２進０状態とし
て認識される。読取り動作中、感知可能信号が降
下し、読取られつつある記憶装置の語の関連する
感知線が抑止されて、偽感知信号が発生されて認
識されるのが防止される。 ［探索動作］ 連想探索動作は読取り／書込み選択線１３が低
電位に保持される点を除き読取り動作と類似して
いる。２進状態を表わす差動信号が入力データと
してセルのビツト線対に印加される。感知線１４
上の結果の信号はセルの内容が入力データと一致
するかしないかを示す。例えばセルが２進１を記
憶していて（装置Ｄ３が導通しＤ４が非導通状態
にある）、適切な入力差分信号をビツト線対に印
加する事（真線の電位が高く、複数線の電位が低
い）によつて２進１が質問されたと仮定する。感
知線１４はプルアツプ回線２０によつて電源電位
に常時保持されている。装置Ｄ３は導通している
ので装置Ｄ７も同様に導通し装置Ｄ８は導通して
いない。これ等の条件の下にセルの質問は補数ビ
ツト線上の電位（低レベル）を装置Ｄ９のゲート
制御端子にゲートせしめ、装置Ｄ９をオフに転ず
る。この結果感知線上の電位は高いレベルにとど
まり、入力探索データとセルの記憶状態の一致が
示される。 逆にセルが２進値０を記憶していて（装置Ｄ３
及びＤ７は共に非導通状態にあり、Ｄ４及びＤ８
が共に導通状態にある）、２進１が質問されたも
のと仮定する。この場合、装置Ｄ８が真ビツト線
の高電位を装置Ｄ９のゲート制御端子にゲート
し、装置Ｄ９はオンにスイツチされて、感知線の
電位を電源の高レベルから大地レベルに引き下げ
る。この感知線の電位の降下は入力探索データと
セルの記憶状態の不一致を示す。 ２進１を記憶するセル（装置Ｄ３及びＤ７が導
通していてＤ４及びＤ８が導通していない）が２
進０を表わす入力データで質問された場合には、
装置Ｄ７が補数ビツト線（高レベル）を装置Ｄ９
のゲート制御端子にゲートし、Ｄ９をオンにスイ
ツチし、感知線電位を不一致を示す低レベルにす
る。最後に２進０を記憶するセルが２進０を表わ
す入力データで質問された場合には、感知線上の
電位には変化はない。 特定の語のための記憶装置の内容を探索するた
めには、すべてのビツト線対１２は入力データ語
の個々のビツト値を表わす差動信号のパターンで
付勢される。同一行中のすべてのセルは（上述の
如く、又以下詳細に説明される如く感知線が２つ
の部分に分離されている場合を除き）同一感知線
に接続されているので、もしすべてのデータ入力
語中のセルの内容に等しければ感知線の電位は唯
高レベルに保持される。換言すれば入力と関連す
るセル間に不一致があれば感知線の電圧は降下す
る。この探索手順は全記憶装置を各入力データ語
で質問し、すべての一致は記憶装置中の一致した
語に関連する感知線が高電位に残される事によつ
て示される。 連想記憶装置１０を使用した制御装置のシステ
ム組織について第６図を参照して説明する。記憶
装置は書込み可能でその情報内容が再びプログラ
ミング可能であるので、本発明の重要な特徴は制
御装置をして任意の表示構造に動作可能にする点
にある。種々の語の計数値は書込み可能回路４２
の下にデータ書込み時間中にデータ書込みレジス
タ１５から種々の語が記憶装置にロードされる。
この時語の行のアドレスが語アドレス・レジスタ
１６によつて同時に選択される。スクリーン走査
中に計数器４は走行計数を連想記憶装置のための
探索アーギユメントとして、回路４２の制御の下
に与える。計数器４の走行計数と記憶装置中の予
定の語の間に一致条件が検出されると関連する感
知線１４上に信号が発生され、ラツチ３５をセツ
トもしくはリセツトし、ラツチ出力線３６上に制
御信号を発生し、この制御信号が直接CRT制御
回路に供給される。 上述の如く計数器４は実質上３つの計数器が一
つになつたものであり、低位部CCが行中の文字
の位置を計数し、中位部LCは文字中の走査線即
ちスライスを計数し、高位部RCが全スクリーン
上の文字行を計数している。計数器はクロツク入
力線３を介して供給される文字クロツク・パルス
CLの制御の下に表示システムの文字率でインク
レメントされる。低位文字計数器CCは表示装置
の各行中の文字計数を累積し、連想記憶装置から
の走査行の終り信号によつてリセツトされる。線
CLに印加されるこの信号は低位文字計数器CCを
リセツトし、次の段即ち線即ちスライス計数器
LCを一だけインクレメントする。文字行を形成
するスライス線の必要とされる数がインクレメン
トされた時は、連想記憶装置から与えられるスラ
イスの終り信号が線計数器LCをリセツトし、文
字行計数器RCを１だけインクレメントする。こ
の過程が繰返され、各走査行中の文字位置の数、
文字行中の走査線の数及び全走査フレーム中の行
の数が決定される。必要な同期信号及び行の帰線
消去信号も適切な時間に同様にして発生される。 採用された計数手順の性質に従つて、連想記憶
装置１０の内容の組織も同様に構成され、図では
３つの垂直部に分割されている。右手の部分は文
字計数器CCの内容と比較される予定の値がロー
ドされ、中央の部分は線即ちスライス計数器LC
の内容と比較される計数値がロードされる。左手
の部分は文字行計数器RCの内容と比較される計
数値がロードされる。従つてこの様な連想記憶装
置の組織によつて、データ書込みレジスタ１５
（24ビツト）は順次３つの８ビツト・バイトがデ
ータ・バス１を介して一時に一つ当てロードする
のが便利である。７ビツトのアドレス・バス２５
の３ビツトはデータ書込みレジスタの３つのバイ
ト区分のどれに８ビツト入力パターンが書込まれ
るかを指定される。完全な語がデータ書込みレジ
スタ１５中にロードされると、これは書込み時間
中に上述の如く記憶装置の選択された行へ書込ま
れる。 語読取り／書込み選択レジスタ１６は７ビツ
ト・アドレス・レジスタ２６より成る。このレジ
スタの１ビツト位置は書込み動作が遂行される時
にセツトされる書込みビツトのために保存され、
他の１ビツト位置が読取り即ちテスト動作が遂行
される時にセツトされる読取りビツトのために保
存されている、アドレス線２５上の１ビツトは遂
行される動作に依存して、読取りもしくは書込み
を制御する２ビツトのうちどれがセツトされるか
を決定する。残りの５ビツトはデータ・バス１を
介して供給され解読器２７によつて解読され、記
憶装置の選択された語線に関連する単一の読取
り／書込み選択線が選択される。記憶装置中の語
の内容の質問によつて生ずるデータ読取りレジス
タ１７からのデータ出力は同様にレジスタ１７中
に含まれる３バイトが順次にバス１に読出される
順序を指定するアドレス・バス２５を介して供給
される３ビツト・アドレスによつてバイト毎に制
御される。 連想記憶装置１０は走行文字計数と比較される
のに必要とされる語を含み、結果の事象一致は表
示装置に対するビデオ時間制御として使用される
ので、事象一致が発生されるビデオ信号がCRT
を制御するのに必要とされる時間中には書込み動
作が遂行されない事が大切である。表示装置中に
新らしい語を書込むのに選択された期間、即ち書
込み期間は代表的にはフレームの帰線消去期間中
もしくは制御装置が忙がしくない任意の時間中に
発生される書込み可能信号の発生直後に制限記憶
装置における事象一致により発生される他の制御
信号と同様にして発生される書込み可能信号は書
込み可能回路４２の一部を形成するANDゲート
２８への１入力として供給される。アドレス・レ
ジスタ２６の書込みビツトが他の入力として接続
されている。ANDゲート２８からの出力はＤ型
ラツチ２９のデータ入力に供給されている。文字
クロツクCLはラツチのクロツク入力に接続され、
レジスタ２６の書込みビツトがセツトされ、書込
み可能信号が高レベルにある時に、ANDゲート
２８からゲートされる高レベル出力はラツチ２９
のＱ出力の高レベル信号としてＱ出力上の低レベ
ル信号としてクロツクされる。ラツチ２９のＱ出
力はレジスタ２６の書込みビツトをリセツトし、
ANDゲート２８を脱勢するのに使用され、３入
力ANDゲート３０の１入力として印加される。
記憶装置への書込みは読取り動作中は禁止されて
いるので、ANDゲート３０の入力Ｘが読取制御
回路から供給されて、読取り動作が進行中に書込
みが禁止される。ANDゲート３０への第３の入
力Ｙはビツト線の予備帯電中に書込みを禁止す
る。この入力Ｙは予備帯電入力線２２上の信号の
反転である。従つてレジスタ２６の書込みビツト
がセツトされ、書込み可能信号が高レベルになり
ビツト線の予備帯電が完了する時に、書込み出力
可能信号がANDゲート３０（書込み可能回路４
２の最後の段）からデータ書込みレジスタ１５へ
供給され、その出力が連想記憶装置のビツト線へ
印加される。ANDゲート２８が脱勢されている
ので、書込み可能出力は１文字クロロツク時間の
間だけ上昇し、この間に連想記憶装置が例えばカ
ーソルの位置を更新する。 この書込みモード中は、計数器の出力は記憶装
置をアクセスし得ないので、ラツチ２９からのＱ
出力は、ANDゲート３０へ印加されるのと同一
のＸ及びＹ入力と共にANDゲート３１に印加さ
れる。ANDゲート３１からの高レベル出力は計
数器の出力可能信号を計数器４に供給し、その出
力をビツト線の供給する。この時間多重動作は計
数器の接続を生じて制御装置が探索モードにある
走査期間の大部分の間記憶装置の内容を探索し、
制御装置が書込みモードにある時に１文字クロツ
ク時間だけデータ書込みレジスタを接続する。読
取り回路も同様にして制御される。従つてアドレ
ス・レジスタ２６の読取りビツトは読取り可能回
路４３に含まれるANDゲート３２へ１入力とし
て接続される。ANDゲート３２の第２の入力は
書込み可能信号である。ANDゲート３２の出力
は表示システムの文字クロツクによつてクロツク
されＤ型ラツチ３３のデータ入力に接続される。
Ｑ入力は読取りビツトをリセツトし、従つて
ANDゲート３２を脱勢するのに使用され、AND
ゲート３４の入力として印加される。ANDゲー
ト３４への他の入力は入力線２２（第５図）に供
給される予備帯電信号の反転であるＹ入力であ
る。従つてレジスタ２６の読取りビツトがセツト
されていて、記憶装置からの書込み可能信号が高
レベルにあり、ビツト線の予備帯電が完了してし
ると、ANDゲート３４から読取り可能出力信号
がデータ読取りレジスタ１７へ供給され、記憶装
置の質問された語の内容をこの中にロードする。
読取り動作が生じていないと、ラツチ３３からの
Ｑ出力は高くこれは書込み制御回路のANDゲー
ト３１へのＸ入力を供給するのに使用される。 この手順の唯一の例外は記憶装置中に語が含ま
れ、及びこの結果記憶装置からタイミング制御書
込み可能な信号が発生され得ない初期設定期間で
ある。従つてこの期間中はANDゲート２８及び
３２への書込み可能入力は制御用マイクロプロセ
ツサによつて、少なくとも書込み可能信号のタイ
ミングを指定する語が記憶装置に書込まれる迄高
レベルに保持される。 第５図を参照して説明された感知可能な信号は
ANDゲート３０からの書込可能出力及びANDゲ
ート３４からの読取り可能出力の論理NORによ
つて発生される。出力線４０上の感知可能信号を
発生する論理機能は第６図の下方右隅に別個に示
されている。線４０上のNORゲート４１の出力
はANDゲート３０もしくは３４からの入力のど
ちらかが高くても低レベルにある。 CRT制御装置によつて要求される代表的な制
御信号を発生するための或る語は43次頁の表に示
された如く連想記憶装置に記憶されている。この
例では制御語が記憶されるのに32行が利用可能で
ある。或る場合には、一語に全行が必要とされる
が、多くの場合には２語が一行中に記憶される。 例えばスクリーン中に文字ブロツク・カーソル
を位置付けるための語16について考える。左方の
出力はＹカーソルで、その感知線１４上の出力は
文字ブロツク・カーソルによつて強調表示される
文字を含む文字行を示す。この結果、Ｙ文字ブロ
ツク・カーソル信号はカーソルが現われるべき行
の走査中に、ビデオ制御線上に現われるだけであ
る。この出力信号は行を計数するだけの機能を有
し、スライス計数及び文字計数とは無関係であ
る。この結果、この語に対する感知線は記憶装置
中の概念上の行計数欄及びスライス計数欄の境界
上で切断される。同様に行のどの文字位置が文字
ブロツク・カーソルによつてマスクされるかを指
定するＸカソルは文字計数値だけの関数であり、
その感知線はスライス計数と文字計数間の概念上
境界で分離される。この感知線の分離は事象一致
の追加の項目だけでなく不問状態を与え、これ等
の事象の論理的ANDは文字ブロツク・カーソル
によつてマークされるスクリーン上の文字位置を
与える。 これに対し、記憶装置の行17の文字下線カーソ
ル語は行、スライス及び文字情報を含み従つて記
憶装置の全行を占める。動作について説明する
に、この語の一致はCRTの走査電子ビームがマ
ークされるべき表示文字の直下の走査線上の文字
位置に到達した時に生ずる。記憶装置からのこの
出力信号は直接ビームを輝かして通常の如く文字
に下線をほどこすのに使用される。 十字線カーソルを構成するＸ及びＹ線の線範囲
は夫々表の行26及び27の右手の部分及び左手の部
分中に記憶された２つの語によつて指定される。
Ｙ線の長さは行及びスライス情報に依存し、Ｘ線
の長さは文字情報だけに依存するので、行26及び
27のための感知線はスライイス／文字境界で切断
される。動作に際し、行26の左方のＹ MAXカ
ーソル語からの出力信号はラツチ３５（第６図）
をセツトする。ラツチ３５は行27の左方のＹ
MINカーソルによつてリセツトされる。同様に
行26の右方からのＸ MAXカーソル出力がラツ
チをセツトし、行27の右方からのＸ MINカー
ソル出力がこのラツチからの出力は限定された走
査線上のＸ十文字線の長さを決定する。 表示装置の各々の個々の走査線上で調時された
事象は連想記憶装置の右手の部分のビツト・パタ
ーンのみを必要とし、ここから呼出されて計数器
４の文字計数部からの文字計数値と比較される。
従つて右手の語１は水平再レトース・パルスの開
始を定め、一致は水平再トレース・ラツチをセツ
トするのに使用される。ラツチはその後再トレー
ス・パルスの終了を決める値である右手の語２の
一致によつてリセツトされる。 記憶装置の行３及び４の右手の部分中に保持さ
れた他の語は水平帰線消去信号のためのセツト及
びリセツト時刻信号を与える。表示の区分の走査
行に沿う始点及び終点もこの様にして定められ、
Ｘ区分のセツト及びリセツト条件に定める語を画
定する語は夫々行９及び10の右手の部分に含まれ
る。垂直方向の走査の限界は同様に行９及び10の
左手の部分のＹ区分セツト及びリセツト行によつ
て画定される。Ｘ区分語は文字計数CCの内容と
比較されＹ区分語は行計数器RC及びスライス計
数器LC値と比較される。行１及び２の右手部分
に書込まれた２語の行及スライス値がラツチをセ
ツト及びリセツトして、例えばタイマの如き固定
情報が表示される標識の行の位置を決定するラツ
チをセツト及びリセツトする。夫々書込み及び読
取り動作を制御するANDゲート２８及び３２
（第６図）の上記の可能入力として使用される書
込み可能信号は記憶装置の行12中に記憶される。
垂直再トレース及び垂直帰線消去信号は行18乃至
21中の全記憶装置に記憶された語と行RL及びス
ライスLC及び文字計数器の走行行内容を比較す
る動作に誘導される。 計数器４のためのリセツト及びインクレメント
信号も記憶装置に保持され、必要に応じて適切な
信号を生ずる語によつて発生される。行13の右手
の部分は各走査行の終りに使用される計数値（行
当りの全文字＋１）を含み、文字計数器CCをリ
セツト及びスライス計数器LCをインクレメント
する。同様に、行14の右手の部分はスライス計数
器LCをリセツトし及び行計数器RCをインクレメ
ントするのに使用される計数値（全スライス／文
字値＋１）を含む。語15はフイールド走査の終わ
りをリセツトするのに使用される（全行／走査フ
イールド＋１）を含む。 この制御装置のさらに有用な特徴は連想記憶装
置が例えばライトペンのスクリーン位置を記憶す
るための事象記憶装置として使用される点にあ
る。この事を達成するために、記憶装置の１行
（行０）が保存され、スクリーン表面でライト・
ペン位置が検出された時に発生するライト・ペン
動作信号は記憶装置の行０の読取り／書込み選択
線１３に直接接続されたライト・ペン入力線４４
に印加される。ライト・ペン動作信号は読取り／
書込み選択線と同様な機能を果し計数器４中の現
在の行計数値を記憶装置の行０に書込む。このラ
イト・ペン位置情報はその後読取り動作中に質問
され、処理のためにバス１を介してマイクロプロ
セツサに戻される。 本発明に従うCRT制御装置は通常の制御装置
よりも著しく優れた汎用装置である。この様な制
御装置は理論的にはその連想記憶装置の各行の両
端をラツチのセツトもしくはリセツト入力に接続
し、バイパス導線を与える事によつて製造され得
る。各感知線は全行を横切つて一本の線として与
えられ得るが、文字／スライス及びスライス／行
境界で溶融可能な接続部を有する様にも与えられ
得る。後者の場合感知線導体は特定の応用に対し
て必要とされる構造を与える様に例えばレーザの
作用によつて切断される。この様にして完全に柔
軟性を有する設計が与えられる。 この様にして本発明の制御装置はより通常の表
示機能を与える様に感知線が区分され、これに伴
なつた出力装置を有する様にユーザの要望に沿つ
て個別化され得る。さらに必要に応じて追加の機
能をプログラムする様に追加の行が利用可能であ
る。 Ｅ 発明の効果 上述の如く、本発明の陰極線管制御装置によれ
ば、書込み動作時に陰極線管の制御に必要な情報
を２進値として記憶させ、その記憶値と走査制御
クロツクからの２進計数値との一致により、走査
制御タイミングを制御する様にしたので読取り／
書込み等の制御が簡単になるとともに、従来の様
な複数のレジスタを使用したものに比較して、構
造の簡略化が達成できる。 【表】

【図面の簡単な説明】

第１図は従来の技法の表示制御装置に使用され
ている代表的な比較回路の概略図である。第２図
はCRTスクリーン上の文字の位置を決定するた
めに文字計数器及び行計数器を使用した第１図の
基本回路の応用を示した概略図である。第３図は
回路の半分の各々が事象一致に使用され、ラツチ
をセツト及びリセツトするのに使用される、第１
図及び第２図の基本回路のさらに他の応用を示し
た概略図である。第４図は本発明に従うCRT制
御装置の概略図である。第５図は第４図に示され
たCRT制御装置の一部を形成する連想記憶装置
のための基本的構成ブロツクを形成するセルを示
した図である。第６図は本発明に従うCRT制御
装置の好ましい実施例を示した例である。 １…読取り／書込みバス、３…ロツクCL線、
４…計数器、１０…連想記憶装置、１１…セル、
１２…ビツト線対、１３…読取り／書込み選択
線、１４…感知線、１５…データ書込みレジス
タ、１６…語アドレス・レジスタ、１７…データ
読取りレジスタ、４２…書込み可能回路、４３…
読取り可能回路。

Claims (1)

1. 【特許請求の範囲】 １ 陰極線管のためのビデオ・タイミング制御信
   号の個々のタイミングを、該陰極線管の走査制御
   クロツクからの入力パルス列により連続的にイン
   クレメントする２進計数値を参照して決定する陰
   極線管制御装置であつて、 書込み動作モード中に陰極線管制御に関する情
   報を与える２進値によつて表現された語の２進値
   が書込まれ、探索時に探索アーギユメントとして
   計数器から順次増加する上記２進計数値が印加さ
   れる連想記憶装置を含み、 現在の計数値を表す上記２進計数値と上記連想
   記憶装置に記憶された２進値との一致に応答して
   上記陰極線管の走査制御タイミング制御信号の
   個々のタイミング信号を上記連想記憶装置からの
   出力信号として与えられる手段を有することを特
   徴とする陰極線管制御装置。