JPH0320779B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はカリキユレータのようなデータ処理
装置の処理回路にメモリを結合するメモリ装置に
関するものである。

１つの先行技術によれば、前記メモリ回路と前
記データ処理回路との間でデータ、制御、および
アドレスの諸信号を処理する別々の母線が利用さ
れている。しかし、共通母線に現われる信号の形
式を識別したり、別の信号形式をおのおの運んだ
りするために別々の母線を使用することは、回路
の追加を必要としかつこのような母線を利用する
データ処理装置の構造サイズを増大する。

もう１つの先行技術によれば、データ処理装
置、および特に計算機装置は、命令サイクルを有
するクロツク同期の機械状態を利用し、３つの規
定された信号形式（指令、アドレス、データ制
御）は各命令サイクルのそれぞれの所定機械状態
の間隔中単一母線で転送される。各命令サイクル
は同じ長さ（等しい時間間隔）であり、すべての
所定機械状態はその状態に相当する組み合わされ
た（それぞれの）所定信号形式が命令サイクル中
に転送されると否とにかかわらず循環する。さら
に、各命令サイクルは単一指令サイクルに相当す
る。

これまでは、メモリ指令応答は単一指令に応じ
る単一記憶場所の読取りおよび書込みサイクルか
ら成つていた。これは、別々の母線がデータ制御
およびアドレスに利用される場合でも、共通母線
が信号形式識別用の別の母線と共にアドレス・デ
ータおよび制御信号に用いられる場合でもその通
りである。単一指令通信プロトコール当たり１つ
の記憶場所となるので、各記憶データの転送は別
別のデータ転送指令を必要とする。多数の記憶場
所がデータ処理装置の主処理装置に逐次転送され
る既に知られている多くの応用では、単一指令通
信プロトコール当たり１つの記憶場所は、制御プ
ログラムのサイズを増大し、動作時間を増大し
（すなわちベンチマーク性能を減少）し、所望機
能の組織化を不必要に複雑にする。例えば多デイ
ジツト・レジスタの内容が転送される場合、例え
ば計算機内で、別々の読取りまたは書込みメモリ
指令が転送すべき各デイジツト位置について要求
される。

これまでの携帯式プログラム記憶は、差込形読
取り専用メモリ、磁気記憶装置（カードまたはテ
ープ）、あるいはデータ処理装置内の読取り／書
込みメモリに結合される補助電池を備える非取り
はずし形の永久読取り／書込みメモリによつて得
られる。しかしこれらの各携帯式媒体には問題が
ある。差込形読取り専用メモリはソフトウエアの
開発に金がかかり、したがつて差込形読取り専用
メモリのコストを正当化するには大量生産が必要
である。さらに、利用者プログラムは差込形読取
り専用メモリとして開発されないこともあり、ま
た読取り専用メモリによつて節約されないことも
あり、したがつてこの別法は問題の一部解決に利
用できるにすぎない。磁気カードまたは磁気カセ
ツトのような磁気記憶媒体は全体としてデータ処
理装置の外部媒体であり、したがつてそれを作動
させる前にデータ処理装置のメモリ内にダウン・
ローデイングする必要がある。これは、その手段
によるデータ記憶および検索の工程を低速かつ複
雑にする。補助電池を持つ非取りはずし形永久読
取り／書込みメモリは、プログラムを開発記憶す
る作業空間を利用者に与え、また読取り／書込み
メモリがデータ処理装置内の電池に結合されるか
ぎりプログラム・データを保持する。データ処理
装置から読取り／書込みメモリが取りはずされる
と、その中に含まれるデータは失われ、したがつ
て利用者プログラムのための携帯式不揮発記憶が
得られない。しかしこの方法はダウン・ローデイ
ングを除去し、永久メモリ・モジユールがデータ
処理装置から除去されずかつ補助電池がそのまま
保持される間、利用者プログラムを記憶する読取
り／書込みメモリ媒体を利用者に与える。

ぬや揮発読取り／書込みメモリを維持するに
は、補助電池によつて関連する読取り／書込みメ
モリ・チツプに電力を供給しなければならない。
しかし、読取り／書込みメモリが主システム電源
から電力を供給されている間、読取り／書込みメ
モリが補助電池から電力を供給されないようにす
る場合に問題が起こる。さらに、不揮発メモリ装
置が主システム電源およびインターフエース母線
に結合されるとき生じる第２の問題は、この目的
で追加の外部構成部品を必要とせずに、主電源に
結合される追加の集積回路から補助電池を隔離す
ることである。不揮発読取り／書込みメモリを構
成する問題は、補助電池電源を含む読取り／書込
みメモリ・モジユールが主システムから取りはず
し得る場合、すなわち主システムに差し込まれる
とき主電源およびインターフエース母線に結合す
る差込形メモリ・モジユールの場合、さらに複雑
にされる。この問題の１つの解決は、モジユール
がブロツキング・ダイオードの使用により主シス
テムに結合されるとき、補助電池電源を主システ
ム電源から隔離することである。主システム電源
が不揮発メモリ・モジユール電源母線結合部に現
われないとき（主電源が遮断されていたり、モジ
ユールが主電源母線に結合されていないとき）、
ブロツキング・ダイオードは順バイアスされて読
取り／書込みメモリ回路に電力を供給し、その回
路に有効データを保持する。この解決による問題
点は、主電源がスイツチ・オフされるとき、補助
電池電源は主システム電力供給母線に結合され、
読取り／書込みメモリ・モジユールだけではなく
全システムが補助電池電源から電力を供給される
ことである。普通、ブロツキング・ダイオード
は、読取り／書込みメモリ集積回路および補助電
池電源を収納するモジユール内の追加構成部品を
構成する。

主システム電源が現われず、不揮発メモリが主
システム電力供給母線に結合されるとき、追加の
システム回路に電力を供給してしまう問題の一部
解決策は、各モジユールに別個に結合する個別電
力ラインに電力母線ラインを分離することであ
る。しかしこの解決による問題点は、余分な電力
ラインを走らせる余分なプリント回路板のスペー
スを必要とし、それによつてシステムのコストが
上昇することである。

本発明は、同じインターフエース装置を介して
中央処理装置に結合される別の読取り専用メモリ
集積回路および別の読取り／書込みメモリ集積回
路を持つデータ処理装置である。インターフエー
ス装置は指令、アドレス、またはデータのいずれ
かの信号が現われる母線装置を含む。好適実施例
では、母線装置は、中央処理回路とメモリ回路と
を結合する４つの２進デイジツト両方向性導体母
線を含む。データ処理装置はさらに、母線装置に
結合されて選択された指令、データおよびアドレ
ス信号を母線装置に選択送信する処理装置であつ
て、母線装置から他のある指令、データ、および
アドレス信号を受信する装置をさらに備える前記
処理装置と、好適実施例において母線装置に結合
されかつ母線装置を介して処理装置に結合され、
指令およびアドレスの独自なサブセツト内の受信
した指令およびアドレス信号に応じて処理装置に
出入するデータを選択転送する装置を持つ読取り
専用メモリ回路ならびに読取り／書込みメモリ回
路を備えるメモリ装置とから成る。好適実施例で
は、メモリを含む各個別の回路は母線装置を介し
て受信した指令信号に応答しかつ前記受信指令信
号のデコードに応じてアドレス信号またはデータ
信号を記憶したり出力する装置を備えている。本
発明により、同じ命令の組および指令が母線装置
を介して読取り専用メモリならびに読取り／書込
みメモリの両方をアドレス指定するのに用いら
れ、またメモリ回路と処理装置との結合に必要な
母線の数が減少される。

各メモリ回路は、母線装置から受信した複数個
の指令の１つのデコードに応じかつ指令検出信号
の受信に応じて、複数個のメモリ・サイクル機能
の１つをメモリ回路に選択実行させるデコード装
置と、母線装置に現われる任意な指令コードの先
頭遷移の検出に応じて、検出信号を選択出力する
ためデコード装置に結合される指令検出装置とを
備えている。母線装置に結合される処理装置から
指令信号が生じ、処理装置はさらに母線装置にデ
ータ信号出力を供給するとともにメモリ回路から
出力されるデータ信号を母線装置から受信する。
好適実施例では、複数個のメモリ・サイクル機能
は、メモリ回路から記憶データを読出して母線装
置に読み出されたデータを出力する機能と、母線
装置から受信したデータをメモリ回路に記憶する
機能と、受信データをメモリ回路内に置かれたプ
ログラム・カウンタに記憶する機能と、プログラ
ム・カウンタの内容をメモリ回路から母線装置に
読み出す機能とを含む。さらに好適実施例では、
任意の指令コードの前記先頭遷移はノー・オペレ
ーシヨン状態から指令状態への遷移を検出するこ
とによつて検出される。

好適実施例では、メモリ回路は指令信号の第１
信号の受信に応じて多数記憶場所からデータを記
憶したり検索する。すなわち、メモリ回路に出入
する多数のデータ転送を開始するのに１個の指令
信号で十分である。好適実施例では、データ処理
装置はさらに、指令信号の第２信号の受信に応じ
て受信したアドレス信号を選択記憶し、かつ指令
信号の第２信号の受信に応じて転送されたデータ
信号と同期して記憶されたアドレス信号を周期的
に選択増分するプログラム・カウンタを含む。こ
うしてプログラム・カウンタは、指令信号の第２
信号に応じてメモリ回路内の多数記憶位置をアド
レス指定するように、順次アドレス出力を供給す
る。好適実施例では、メモリ回路内にプログラ
ム・カウンタが含まれる。さらに好適実施例で
は、プログラム・カウンタは指令信号の第３信号
の受信に応じていま記憶されたプログラム・カウ
ンタのアドレスを選択出力する。好適実施例のメ
モリ制御順序の組には、指令信号の第４信号の受
信に応じてメモリ回路内の多数メモリ場所からデ
ータを出力することと、指令信号の第５信号の受
信に応じてメモリ回路内の多数メモリ場所に逐次
転送されたデータを記憶することが含まれる。好
適実施例では、メモリ装置内の２個ないし16個の
記憶場所にデータを記憶したりそこにデータを出
力するようになつている。しかし、指令デコード
構造を変えることによつて、メモリ回路に出入す
る逐次データ転送の数を多くしたり少くすること
ができる。

メモリ装置は差込形モジユールに収納される不
揮発読取り／書込み回路を含み、さらに電力制御
装置を含むことが望ましい。電力制御装置は第１
電源を持つ第１電力装置および第１電力装置に結
合する第２電力装置を備え、第２電力装置は第１
電源に無関係な第２電源を持ち、第２電力装置は
第１電源または第２電源から絶えず電力を供給す
る。好適実施例では、第２電力装置はメモリ回路
および第２電力装置を含むモジユールの外部電源
であり、第２電源は第２電力装置を含む回路と共
通なハウジング内に含まれる補助電池である。好
適実施例では、電力制御装置はさらに第２電力装
置に結合されてクロツク信号を供給するクロツク
装置を含み、この場合第２電力装置は、前記第１
電力装置が第２電力装置に結合されて所定数のク
ロツク信号がクロツク装置から受信されるとき第
１電源から電力を供給し、また第２電力装置は、
第２電力装置が第１電力装置に結合されないとき
または第２電力装置が第１電力装置に結合される
が所定数のクロツク信号が受信されないとき第２
電源から電力を供給する。すなわちメモリ回路
は、差込形モジユールが所定の時間第１電力装置
に接続されつづけるまでは、第２電源から電力を
供給される。

すなわち不揮発読取り／書込みメモリ・モジユ
ールは、データ処理装置に構造的および電気的に
インターフエース接続する装置を含み、データ処
理装置への結合の如何にかかわらずメモリ回路内
に有効データを保持しながら、データ処理装置か
ら取りはずし得る。さらに第２電力装置は、デー
タ処理装置への結合の如何にかかわらず連続出力
を供給する。

本発明の新しい特徴は特許請求の範囲に示され
ている。しかし本発明自体は、その好適な使用モ
ード、別の目的、および利点と共に、説明のため
の実施例の付図に関する下記の詳細な説明によつ
て最もよく理解されると思う。

第１図には、本発明のいろいろな特徴が具体化
されている携帯式電子計算器が絵画的に示されて
いる。計算器１にはキーボード２と、表示装置３
とがある。好適な実施例における表示装置３は16
個の英数字から成り、各英数字は液晶表示装置、
すなわち１組の発光ダイオード、真空蛍光灯表示
装置、その他の表示装置によつて表示される。表
示装置は、英語のメツセージを表示し得るととも
に、データを科学的表記その他の出力形式で表示
し得るように完全な英数字表示能力を備えること
が望ましい。もちろん、表示の形式および表示さ
れる数字の数は設計上の選択の問題である。表示
は所望の英数字表示融通性により、７セグメン
ト、８セグメント、９セグメント、13セグメン
ト、または５×７ドツト・マトリツクス表示文字
であることができる。好適な実施例では、完全な
英数字および特殊文字を表示させるために、文字
位置当たり５×７ドツト・マトリツクスが利用さ
れている。キーボード２その他の入力装置は、１
組の数字キー（０〜９）、10進小数点キー、例え
ば指数、対数、三角および階層（hierarcy）の諸
関数を含む複数個の関数指令キーを備えることが
望ましい。指数および対数関数指令キーには、例
えばX²、√、１／Ｘ、logX、InX、y^x、およ
びｙ√が含まれている。三角関数には、例えば
正弦、余弦、正切、およびそれらの逆三角関数、
双曲線（ハイパボリツク）正弦、双曲線余弦、双
曲線正切、ならびに逆双曲線関数が含まれる。他
の関数指令キーには、記憶レジスタの１つに記憶
される数字をそれぞれ記憶する記憶（STO）キ
ーならびに呼出す呼出し（RCL）キーが含まれ
る。指数入力（EE）キーは、科学表記法で表示
される数の指数入力を与える。＋／−キーは表示
数の符号を変えるために備えられる交換（Ｘ：
Ｙ）キーは、演算関数の演算子および演算数を交
換するために備えられる。消去(C)キー、入力消去
（CE）キーおよび加（＋）、減（−）、乗（×）、
除（÷÷）、ならびにイコール（＝）の各キーを
含む在来の関数指令がさらに与えられる。好適な
実施例における他の関数キーには、英数字可変
（ＡからＺまで）キー、かつこキー、階層制御キ
ー、ラベル（LBL）キー、およびプログラム機
能キーが含まれている。計算器はさらに、命令
（OP）コード・キーを備えており、スロープ・イ
ンターセプト（妨害）・プロツテイング動作、英
数字動作、動作システム階層インターフエースお
よび制御などのような特殊機能を果たす。

第２図には、第１図の計算器１の底面図が示さ
れている。第１図の計算器の好適な実施例におけ
る主構成部品の配置が示されている。制御器集積
回路チツプ１０，１１、および１２は計算器シス
テムの情報および制御能力を与える。読取り／書
込みメモリ１５、および読取り専用メモリ１３は
制御器チツプ１０，１１、および１２によつて与
えられるもの以外の追加の基本システム・データ
記憶を与える。電力供給装置１４は、それ以外の
計算器システムの電子構成部品に対するすべての
必要な動作電圧を供給する。制御器デバイス１
０，１１および１２、読取り／書込みメモリ１
５、読取り専用メモリ１３、ならびに電力供給装
置１４は計算器ケース１７の内部にある主プリン
ト回路板１６に取り付けられている。さらに計算
器ケース１７の内部にある仕切２０および２１
は、主プリント回路板１６に結合され、差込形メ
モリ・モジユール２２および２３の相互接続を与
えるとともに、制御器チツプ１０，１１および１
２に対する相互接続を与える。

第３図には、第１図および第２図の計算器シス
テムの側面図が示され、計算器ケース・ハウジン
グ１７の内部における制御器チツプ１０，１１お
よび１２、表示装置３、表示ドライバ４、キーボ
ード２、プリント回路板１６、コネクタ５および
メモリ・モジユール２２と２３の詳細な相対配置
が示されている。

第４Ａ図から第４Ｄ図までの代替実施例のブロ
ツク図には、本発明のモジユール・システム設計
が示されている。第４Ａ図から第４Ｂ図までによ
ると、モジユール制御装置３０は最低１個の制御
器集積回路３１を有し、この集積回路３１はモジ
ユール・バーの大きさで、モジユール・バーＩ／
Ｏ、および集積回路３１の内部のオン・バー機能
モジユール互換構造を備えている。制御装置３０
は、モジユール・システムの中央処理能力を与え
る。制御装置３０は１個のモジユール集積回路制
御器３１、または相互に作用し合つて制御装置３
０を形成する複数個のモジユール集積回路制御器
３１を含む。好適な実施例では、各モジユール集
積回路制御器３１は、データ処理論理、命令デコ
ード、および他の処理ならびにデコード論理機能
を含む固定論理装置；モジユール入力およびモジ
ユール出力インターフエース装置；ならびに読取
り／書込みメモリおよび読取り専用メモリを含む
モジユール・メモリの区分可能ブロツクから成つ
ている。制御装置３０は表示インターフエース装
置４０、システム・メモリ装置５０、外部入力刺
激装置（キーボード等）６０、および外部周辺装
置（プリンタ等）７０に結合されている。表示イ
ンターフエース装置４０は１個の主ドライバと、
最低１個の従ドライバとを含む縦続接続可能な表
示ドライバから成ることがある。各表示ドライ
バ、すなわち主および従ドライバは、表示装置８
０の文字の区分ブロツクを別個に制御する。表示
装置８０は、受信表示信号を表わす聴視覚表示を
有することがある。別法として、表示インターフ
エース装置４０は制御装置３０に含ませてもよ
い。表示インターフエース装置４０は、表示装置
８０と通信を行いかつ電力を供給するために、表
示装置８０に接続される。好適な実施例における
制御装置３０は主表示ドライバ４１にのみ接続す
るが、主表示ドライバ４１は従表示ドライバ４２
に縦続接続する出力を持ち、それによつて表示装
置８０にある文字の数にかかわらず一様かつ簡潔
化された制御装置３０と表示装置８０との間のイ
ンターフエースを与える。システム・メモリ装置
５０は、制御装置３０のための追加のデータ記憶
能力を与える。好適な実施例では、システム・メ
モリ装置５０は、第２図について説明された読取
り／書込みメモリ１５、読取り専用メモリ１３、
および差込式メモリ装置２２と２３のような読取
り／書込みおよび読取り専用メモリ装置の各個の
モジユールから成る。共通接続母線３５は、以下
の第１４図から第１６図までおよび第２６図につ
いて詳しく説明されるシステム・メモリ装置５０
の読取り／書込みおよび読取り専用メモリ装置
に、制御装置３０を接続する。外部刺激装置６０
はキーボード入力装置、磁気テープ、カード、ま
たはデイスクのような外部デイジタル・データ記
憶装置、あるいはモデム（modem）のようなデ
イジタル通信装置から成る。外部周辺装置７０
は、制御装置３０から最終使用者までの通信を与
える。外部周辺装置７０はハード・コピー・プリ
ンタ、ビデオ表示装置から成り、また代替として
不揮発データ記憶装置を与える。

第４Ｃ図には、本発明のモジユール・システム
のもう１つの別な実施例のブロツク図が示されて
いる。第４Ｃ図のブロツク図は、別の実施例にお
いて制御装置３０およびメモリ装置５０が第４Ｂ
図に示されるものと異なる以外は、第４Ｂ図のブ
ロツク図に似ている。制御装置３０は、キーボー
ド入力装置６０、プリンタ装置７０、および表示
ドライバ装置４０に結合される汎用アルゴリズム
制御器３２から成る。表示ドライバ装置４０は表
示装置８０に結合する。別法として、表示ドライ
バ装置４０は汎用アルゴリズム制御器集積回路３
２の中に含まれる。さらに、汎用アルゴリズム制
御器３２はメモリ装置５０の中にあるプロダクト
規定ROM５２に結合される。さらに、汎用アル
ゴリズム制御器３２は第２図および第３図につい
て説明された通り、計算器システムの固定部分ま
たは差込みメモリとして、メモリ装置５０の中の
追加のRAMまたはROMメモリに結合される。

第４Ｄ図には、本発明の汎用アルゴリズム制御
器の実施例の詳細なブロツク図が示されている。
キーボード６０は、使用者のキー操作に応じて入
力信号６２を選択的に供給する。汎用アルゴリズ
ム制御器集積回路３２は、キーボード入力装置６
０に結合されるとともに、プロダクト規定ROM
を含む指令制御装置５３に結合される。さらに、
汎用アルゴリズム制御器３２は、表示装置８０を
駆動する出力３５を供給する。汎用アルゴリズム
制御器３２はキーボード入力装置６０に結合され
るデータ処理装置３４を有し、キーキーボード装
置から受信した入力信号６２を表わすキー・デコ
ード出力３９のような作動信号を供給するととも
に、命令信号３７の受信に応じて表示信号３８を
供給する。符号変換装置３６はデータ処理装置３
４に結合されて、プロダクト規定ROM５２から
のマクロ指令信号５４の受信に応じて選択された
機械命令信号３７を供給する。プロダクト規定
ROM５２の指令制御装置５３はデータ処理装置
３４およびコード変換装置３６に結合されて、キ
ー・デコード・動作信号３９の受信に応じて指令
信号出力５４を供給する。果たすべき独自の計算
機能は、プロダクト規定ROM５２を含むメモリ
装置５０の中にマクロコードの形で記憶され、新
しい計算機設計では差込みメモリによつて補われ
る。

第５Ａ図から第５Ｃ図までには、第２図の計算
器１で実施された第４Ａ図および第４Ｂ図のモジ
ユール計算器システムの実施例の詳しい略図が示
されている。

第５Ａ図から第５Ｃ図までの計算器システム
は、演算制御器１００、主制御器１０１および時
間記録Ｉ／Ｏ制御器１０２のような演算処理なら
びにデータ操作および処理も与えるために機能ブ
ロツクの形で拡大し得る、第４Ａ図および第４Ｂ
図に示されたような、制御装置３０と；外部から
加えられる刺激に応じて制御装置に出力を供給す
るために制御装置３０に結合されるキーボード６
０のような入力装置と；選択入力の受信に応じて
制御装置３０のデータを記憶するとともにそれに
データ出力を供給するために、制御装置３０に結
合される区分ないし仕切ブロツクの形で拡大し得
るメモリ１０３，１０４，１０５，１０６および
１０７のようなメモリ装置５０と；所望の文字表
示を表わす制御装置３０からの出力を受信すると
ともに、液晶表示装置のような特定表示技術と電
圧およびタイミングの点で両立し得る所望の文字
表示に相当する表示ドライブ出力を供給するため
に、制御装置３０に結合される仕切ブロツクの形
で拡大し得る縦続接続可能な表示ドライバ７０お
よび表示インターフエース・チツプ１２のような
表示インターフエース装置と；表示インターフエ
ース装置の仕切ブロツクに相当するとともにそれ
に接続される仕切ブロツクの形で拡大し得る液晶
表示装置のような表示装置であつて、表示インタ
ーフエース装置からの出力を受信しかつそれに応
じて所望の文字表示の視覚表示を与えるために、
その制御器１１２から出力されるタイミングのよ
うなタイミングならびに表示インターフエース装
置と両立し得る特定の表示技術である前記表示装
置とによつて構成される。縦続可能な表示ドライ
バ７０は１個の主表示ドライバと最低１個の従表
示ドライバとによつて構成され、各表示ドライバ
は表示インターフエース装置の仕切ブロツクを形
成し、主表示ドライバは制御装置に結合されると
ともに従表示ドライバの１つに結合され、主表示
ドライバは制御装置からの受信出力を１つの従表
示ドライバに接続するために従通信出力に変換
し、他のすべての従表示ドライバは前記１つの従
表示ドライバにヒナギクの花輪の如く接続され、
各従表示ドライバは先行従表示ドライバからの従
通信を次の従表示ドライバに結合して相次ぐ従表
示ドライバに出力を供給する。

好適な実施例において、第５Ａ図から第５Ｃ図
までの計算器システムは、主制御器１０１で演算
処理およびデータ操作処理を与えかつ制御器１０
２で時間記録（計時）Ｉ／Ｏ機能を与えるため
に、機能ブロツクの形で拡大し得る制御装置３０
を備えている。好適な実施例では、第５Ａ図の制
御器１００は制御器１０１に含まれるように組み
合わされている。主制御器１０１は、個々の制御
器間の通信を与えるようにＩ／Ｏ制御器１０２に
結合されている。第４Ａ図および第４Ｂ図のメモ
リ装置５０は、オン・ボード読取り専用メモリ
（ROM）１０３およびオン・ボード読取り書込
みメモリ（RAM）１０４と１０５、ならびに読
取専用または読取り／書込みあるいはその組合せ
のいずれでもよい差込形メモリ１０６と１０７を
有するものとして第５Ａ図から第５Ｃ図までに示
されている。外部刺激装置６０は、制御装置３０
のＩ／Ｏ制御器１０２に結合される９×５キーボ
ードとして一部図示されている。さらに、Ｉ／Ｏ
制御器１０２は警告用外部周辺圧電ブザー１１０
に結合され、プリンタ接続線１１１のような追加
の外部周辺装置への接続を与える。表示インター
フエース装置４０は、縦続接続可能な表示ドライ
バ７０および表示インターフエース電圧制御チツ
プ１１２を備えている。表示電圧制御チツプは、
第５Ａ図から第５Ｃ図までの計算器システムの集
積回路チツプに対する調整多電圧電源を与えると
ともに、自らの多電圧を発生する表示ドライバに
結合するための電圧を与える。

第６図には、第４Ａ図から第４Ｄ図までの制御
装置３０のモジユール制御チツプの好適な実施例
のレイアウト・ブロツク図が示される。スクライ
ブライン１１９′に囲まれた集積回路チツプ１１
９の外周辺に沿つて結合パツド１２０が分布され
ている。モジユール入／出力バツフアおよび相互
接続（Ｉ／Ｏ）装置１２２は集積回路チツプ１１
９の第１縁に隣接して置かれ、結合パツド１２０
に選択結合される。表示論理回路１２４は集積回
路チツプ１１９に機能モジユール構造の追加レベ
ルを与えるが、レイアウトから削除されたり、最
終用途によつて要求される場合設計内に残される
ことがある。表示論理回路１２４は、外部液晶表
示装置または他の形の英数字あるいはグラフ表示
装置に集積回路チツプ１１９を接続する電圧バツ
フア・タイミング・インターフエースを与える。
非モジユール回路グループ１２６を形成する論理
の共通ブロツクは、記憶された命令の組にしたが
つてデータ処理および操作を与える固定回路機能
グループを備えている。回路グループ１２６は演
算論理ユニツト１２８、アドレス・ポインタおよ
びRAM母線ならびにビツド・デコード回路装置
１３０、命令デコード回路装置１３２、高速読取
専用メモリ（ROM）１３４、およびプログラ
ム・カウンタ、サブルーチン・スタツク、ならび
にページ選択回路装置１３５を備えている。クロ
ツク発生装置１３８は回路グループ１２６の機能
ブロツクを構成するが、集積回路チツプ１１９の
上でより小さなバー・サイズに適合するように必
要なだけ第１縁に近づけて構造的に置きなおすこ
とができる。好適な実施例では、回路グループ１
２６は構造的にＩ／Ｏ装置１２２に隣接して置か
れる。仕切可能モジユール式メモリ回路１４０は
構造的に回路グループ１２６に隣接して置かれか
つそれに結合される。さらに、メモリ回路１４０
は第１縁と平行でしかも対向する集積回路チツプ
１１９の第２縁に隣接して置かれる。好適な実施
例では、メモリ回路１４０は仕切可能モジユール
式読取り書込みメモリ回路（RAM）１４２およ
び仕切可能モジユール式読取専用メモリ回路
（ROM）１４６を備えている。読取り書込みメ
モリ回路１４２は、仕切可能レジスタ１４３に分
類された読取り書込みメモリ・セル、および仕切
可能デコード回路１４４に分類されたレジスタ選
択デコードを備え、各仕切可能デコード回路１４
４は仕切可能レジスタ１４３と組み合わされてそ
れに隣接し、各モジユール式仕切可能レジスタ１
４３はそれぞれ自らのデコード回路１４４と組み
合わされる。読取専用メモリ回路１４６はページ
１４７に分類された複数個のメモリ・セルを備え
（好適実施例では各ページは1024語を含む）、各ペ
ージは仕切可能でかつ他の各ページから独立して
おり、またアドレス・デコード装置はモジユール
式デコード回路１４８に仕切られ、各デコード回
路は仕切可能ページ１４７に隣接しかつそれと組
み合わされて組合せページ内の特定な場所のアド
レス指定を与える。本発明は第６図、第７図およ
び第８図を比較することによつて一段と容易に理
解することができる。

第６図の集積回路１１９のモジユール式レイア
ウトおよびモジユール式回路設計により、モジユ
ール式メモリ装置１４２ならびに１４６の仕切ら
れたセグメントは、集積回路１１９のレイアウト
および回路設計を事実上やりなおさずに、モジユ
ール式スクライブ・ライン１５０と１５１に沿つ
て集積回路設計バーから取りはずすことができ、
そのときバー・レイアウトは第７図に示される通
りの集積回路１４９のバー・レイアウトおよび設
計となるように圧縮される。第７図に示される通
り、読取専用メモリ装置１４６のROMおよびこ
れと組み合わされるデコード１４７と１４８の１
ページは取りはずされ、また読取り書込みメモリ
装置１４２の複数個のレジスタならびにこれと組
み合わされるデコード１４３と１４４は第６図に
示される通りモジユール式スクライブ・ライン１
５０および１５１に沿つて仕切グループ内で取り
はずされ、チツプ１４９の減少されたメモリ容量
および減少されたバー・サイズを除き、第６図の
集積回路チツプ１１９と同じ第７図に示されるよ
うな集積回路チツプ１４９が得られる。すなわ
ち、減少されたバー・サイズおよび減少されたメ
モリ容量の機能的に同じ回路が得られ、集積回路
の設計やレイアウトをやりなおす必要はない。す
なわち、読取専用メモリ装置１４６は所望の命令
セツト・コードを記憶するのに必要な読取専用メ
モリ・セルのブロツクの最小数を含むように仕切
られ、組み合わされるアドレス・デコード回路は
読取専用メモリのブロツクの最小数をアドレス指
定するだけのモジユール部分のみを含む。さら
に、読取り書込みメモリ装置１４２はデータを記
憶するのに必要なメモリ・セルのブロツクの最小
数を含むように仕切られ、また組み合わされるア
ドレス・デコード回路は読取り書込みメモリ・セ
ルのブロツクの最小数をアドレス指定するのに必
要なだけのアドレス回路のモジユール部分のみを
含むように仕切られる。

第８図には、第７図の集積回路チツプ１４９の
バー・サイズおよびメモリ容量がさらに減少され
た合成集積回路チツプ１５５が示されている。第
７図について前述したように、読取専用メモリ装
置１４６および読取り書込みメモリ装置１４２の
仕切られたメモリ回路グループの選択されたモジ
ユールを取り除くが、その場合集積回路チツプ１
４９のモジユール式スクライブ・ライン１５２お
よび１５３に沿つて取り除くことにより、合成集
積回路チツプ１５５は第７図の集積回路チツプ１
４９から回路設計をやりなおしたり、基本的にチ
ツプ・レイアウトをやりなおさずに（おそらく所
望の場合は結合バツトを移動させて）作られる。
また第６図の集積回路チツプ１１９から直接、第
８図の集積回路チツプ１５５を得ることも可能で
ある。Ｉ／Ｏ装置１２２および表示論理装置１２
４のモジユール特徴は、集積回路チツプ１１９，
１４９および１５５で利用され、不変であり、以
下に詳しく説明される。

第９図には、第６図、第７図および第８図につ
いて説明されたバー・モジユール構造から得られ
る多くの利点の中の２つが図示されている。第９
図において、集積回路チツプのバー・サイズをそ
の用途のメモリ要求事項に最適に合致させること
の利点は、曲線１６１に示される通り軸１６０に
沿う歩留まり／スライス（Ｙ／Ｓ）および曲線１
６３に示される通り軸１６２に沿う費用／バー
（Ｃ／Ｂ）として生じる利益について示されてお
り、歩留まり／スライスおよび費用／スライスは
いずれもバー・サイズの共通軸１６４に対してプ
ロツトされている。曲線１６１によつて示される
通り、歩留まり／スライスは半導体ウエーハ上の
集積回路のバー・サイズに反比例する。集積回路
についてのバー・サイズが減少されるにつれて、
与えられた半導体ウエーハ・スライス上に集積回
路バーが多く置かれ、バーの歩留まりを一定とし
ても歩留まり／スライスは増大される。さらに、
バー・サイズが減少されるにつれ、かつ回路の複
雑さとそれに伴う組立ての複雑さが減少されるに
つれて、バーの歩留まりは増大される。曲線１６
３を参照すると、集積回路チツプ（バー）当たり
の費用は集積回路のバー・サイズに正比例し、し
たがつてバー・サイズを最適にすると費用が最小
になる。本発明のバー・モジユール構造の特徴
は、共通命令セツトを利用して、共通回路設計お
よび共通バー・レイアウトから得られる共通回路
グループを核とした異なるメモリ容量ならびに特
定機能の集積回路チツプの簡単な、互換し得る、
迅速な設計変換を可能にし、それによつて与えら
れた用途の最適のバー・サイズの利益を得るに際
してこれまでに存在した障害の大部分が取り除か
れる。バー・モジユール構造のもう１つの利益
は、半導体製造に適用される学習曲線として知ら
れる半導体産業における別の現象から費用／バー
が減少されることである。

第１０図には、半導体学習曲線１６５が垂直軸
１６６の費用および水平軸１６７の累積量に対し
てプロツトされているのが図示されるが、水平軸
は対数目盛となつている。集積回路チツプ１１
９，１４９および１５５は本発明のバー・モジユ
ール構造から得られ、すべて共通バー・レイアウ
ト、共通回路設計、ならびに共通処理を共有す
る。バー・モジユール構造のチツプ・セツト内に
ある各集積回路チツプの製造量は加算的なので、
個々の集積回路チツプ・バーについて得られるど
れよりも高速に学習曲線に沿つて費用を低減させ
る。

第６図、第７図および第８図について説明され
たモジユール式集積回路の製造方法は第１１図の
フローチヤートを見ると一段とよく理解されると
思う。まず、永久電子回路を与える第１回路装置
が製造すべき集積回路のレプリカの上にパターン
付けされる。第１回路装置にはプログラム・カウ
ンタ、サブルーチン・スタツク、命令デコード・
アレイ、演算論理ユニツト、メモレ・ポインタ、
アキユームレータ、発振およびクロツク発生器、
ならびに読取り／書込みおよび読取専用メモリの
永久部分が含まれている。この第１回路装置は、
モジユール式集積回路のあらゆる型の中央モジユ
ールを構成する。次に、第２回路装置が最低２個
の電子回路モジユールの形で集積回路のレプリカ
の上にパターン付けされる。第２回路装置には、
読取専用メモリにある制御語記憶装置と、読取
り／書込みメモリにあるデータ記憶装置とがあ
り、各記憶装置は別個の仕切られたメモリを構成
するが、いずれも集積回路の一体部分である。次
に、第１回路装置の電子回路および第２回路装置
のモジユールは集積回路のレプリカの上で電気的
に相互接続されるので、モジユールのどれでもま
たは全部が電子回路あるいは残りのモジユールの
機能を破壊せずに取り除くことができる。好適な
実施例では、第２回路グループのモジユールは第
２グループの他のモジユールおよび第１回路装置
の電子回路に関連してレプリカの上に構造的に配
置されるので、モジユールのどれでもまたは全部
がレイアウトをやりなおす必要なしに取り除くこ
とができ、また合成レレイアウトは最小サイズの
集積回路バーを作る。次に、回路の最適量を達成
するために、非所望のモジユールがその用途の最
小メモリ要求ならびにその用途の特定機能要求に
したがつてレプリカから取り除かれる。次に、代
替実施例に関するいくつかの任意選択案の１つが
選択される。１つの実施例では、所望のモジユー
ルを取り除く段階の後の次の段階は、取り除かれ
たモジユールを他の所望機能モジユールに取り替
えることである。別の実施例では、所望のモジユ
ールを取り除く段階の後の次の段階は第１回路装
置に接続されるピンアウト規定手段をレプリカの
上にパターン付けして、ピンアウト規定マトリツ
クスにより集積回路ピンアウトを変えることであ
り、こうして集積回路のピンアウトは第１回路装
置と第２回路装置の機能、パターン付け、または
位置ぎめを破壊しないで再規定することができ、
所望ピンアウトに応じてピンアウト規定マトリツ
クスをパターン付けする段階に続く。代替とし
て、これら両段階をとることができる。次の段階
はどんな場合でも、最小バー・サイズおよび最適
の設計が得られるように、除去モジユールのサイ
ズに比例してレプリカのサイズを減少する段階で
ある。次に、その所望の形のレプリカは所望の集
積回路に変形される。これは、その所望の形のレ
プリカからマスク・セツトを作り、前記マスク・
セツトを用いて半導体スライスを処理し、そして
得られる集積回路を実装し、試験するような多く
の手段によ鈍つて実行される。

第１回路装置には、メモリ装置のアドレスの受
信に応じて第２回路装置内にあるメモリ装置の電
子モジユールの選択された１つに出力を選択的に
供給するブロツク・デコード装置が含まれ、この
場合選択されたメモリ装置の電子モジユールは、
ブロツク・デコード装置からの出力の受信に応じ
て第１回路装置に結合される記憶データ語を出力
する。さらに第２回路装置は、仕切られたメモリ
装置の電子モジユールの各ブロツクの除去が集積
回路のメモリ記憶容量を所定モジユールブロツク
分減少させるように仕切ることができ、この所定
モジユールブロツクはたとえば、好適実施例にお
いてメモリ装置の仕切可能なブロツクである読取
専用メモリの１ページすなわち1024語や読取書込
みメモリの７個のレジスタである。

好適な実施例では、モジユール式集積回路の製
造方法は、代表的な回路トポロジーおよびすべて
の設計変数の初期値を入力に持つオートメーシヨ
ン化されたデータ処理機械によつて達成される
が、この場合第１１図の流れ図について説明され
た各段階はデータ処理機械で発生され、その中に
記憶される。これには、永久電子回路を与える第
１回路装置を作つて蓄積する段階と、最低２個の
電子モジユールの形をした第２回路装置を作つて
蓄積する段階と、モジユールのどれでもまたはす
べてが電子回路および残りのモジユールの機能を
破壊せずに取り除かれるように電子回路内のモジ
ユールの電気接続を作つて蓄積する段階と、モジ
ユールのどれでもまたはすべてが第１回路ならび
に残りのモジユールにかかわりなく除去されるよ
うに第１回路装置の電子回路に関連してモジユー
ルの位置ぎめをする段階と、蓄積されたものから
所望のモジユールを取り除く段階と、取り除かれ
たモジユールのサイズに比例したサイズに蓄積さ
れた回路表現を減少させる段階と、所望の形の蓄
積された回路を集積回路に変形する段階とが含ま
れる。さらに、第１１図について説明した１つお
よび他の代替実施例を、オートメーシヨン化され
たデータ処理機械と共に利用することも可能であ
る。さらにモジユール式機能ブロツクは、所望の
用途に応じて呼び出しかつ位置ぎめするために処
理機械内に記憶される。

上述のモジユール式集積回路を利用して、第４
Ａ図から第４Ｄ図までについて説明したモジユー
ル・システムの結果が得られる。

第１２Ａ図および第１２Ｂ図を見ると、第４Ａ
図から第４Ｄ図までの制御器集積回路３０用のモ
ジユール式Ｉ／Ｏ設計のブロツク図が示されてい
る。

各製品を最適にするために固定された正確な
Ｉ／Ｏ設計を得る１つの方法は、モジユール式
Ｉ／Ｏ設計を行うことである。まず各Ｉ／Ｏバツ
フア２２０−２２３は、メモリのアドレス可能素
子（メモリ・ビツト）として制御器集積回路の論
理によつて処理される。次にＩ／Ｏバツフアはア
ドレス指定され、メモリ両立性命令およびハード
ウエアを用いて書き込まれたり読み出される。次
に各バツフアは、自らの組合せメモリ・アドレ
ス・デコード２２５−２２８を備えている。これ
によつて共通アドレス母線２１２、データ母線２
１３、制御およびクロツク・ライン２１１、およ
び電力母線２１４と２１５は各Ｉ／Ｏバツフア位
置に並列に結合され、この場合各バツフアは自ら
の所定の選択アドレスを別個にデコードする自ら
の組合せアドレス・デコードを備え、選択的に書
込まれたり読出される。本発明の１つの実施例で
は、バツフア機能したがつてピンアウトを再構成
するために、バツフアと組合せデコードとの間ま
たはバツフアと結合パツドとの間、あるいはメモ
リ・マツプＩ／Ｏ母線とアドレス・デコードとの
間の接続変更は要求されない。第１バツフアが第
２バツフアと同じであるとき、特定のバツフアと
組み合わされるアドレス・デコードのデコード・
アドレスを簡単にプログラムしなおすと、バツフ
アの機能およびそれと組み合わされるピンアウト
が再形成される。別法として、第１および第２の
各バツフアと組み合わされる別個のアドレス・デ
コードが交換、すなわち構造的に入換えてもよ
く、同じプログラム・デコード・アドレスを保持
しながら第２および第１バツフアとそれぞれ組み
合わせることができる。

好適な実施例では、Ｉ／Ｏデータ母線は半導体
バーの１つの縁に沿つて延び、またすべてのバツ
フアおよび組合せデコードは下の直線に沿つて置
かれかつ第６図から第８図までに示される通り
Ｉ／Ｏデータ母線に結合される。各バツフアから
それぞれ所望の結合パツドに金属の相互接続が作
られる。これは、バツフアおよび組合せアドレ
ス・デコードを新しい結合パツドに結合するため
に、そのバツフアおよび組合せデコードをその結
合バツド位置まで構造的に移動しなくてもよいと
いう任意選択性を与える。アドレス・デコード相
互接続のモジユール構造は、任意の２つの同様な
種類のバツフア間で、例えば２つの選択ライン・
バツフア間で結合パツドの機能変更を可能にし、
これはバツフア・アドレス・デコードでハードウ
エア・プログラム可能アドレスのみを変えること
によつて行われる。しかし２個の異種バツフアと
組合せ結合バツドとの間の結合配列を交換するた
め、例えばＫラインを選択ラインと交換するため
には、バツフアを構造的に移動して置きなおす必
要があるが、第１３Ａ図から第１３Ｂ図までに説
明される好適な実施例では、所望のバツフアから
の金属相互接続を所望の結合パツドに結合する所
望の金属ラインに結合するように、相互接続コン
タクト・マトリツクスを再プログラミングするだ
けで済む。Ｉ／Ｏバツフアは異なる機能用に各１
個がプログラムされるように設計されるが、好適
な実施例では、各バツフアは最適のシステム回路
設計を達成するような特定の機能を備えている。
好適実施例では、Ｉ／Ｏ機能、入力機能、および
Ｋラインまたは、選択ラインに対して個別機能バ
ツフアが存在する。別の実施例では、システムに
よつて要求される機能をすべて満足する１つの汎
用バツフアが備えられる。しかしこの汎用バツフ
アは、使用される最大の機能バツフアより構造的
に大きくなる。これは、出力すべき特定機能にか
かわらず結合パツド機能の完全変更に対してバツ
フアのハードウエア・プログラム可能アドレス機
能を適合させ、どんなハードウエア金属相互接続
の変更も、また実際に好適実施例におけるどんな
相互接続接触マトリツクスも、さらに１つの実施
例におけるどんなバツフアの再配置も必要とさせ
ない。しかし、各機能のためにバツフアのサイズ
を最適にすることによつて、半導体バーの与えら
れた面積により多くのバツフアを取り付けること
ができる。しかしすべてのバツフアが汎用で同じ
サイズにされると、バツフアと組み合わされるプ
ログラム可能アドレス・デコードをプログラムす
るだけで、全ピンアウト変更に関して制限がな
い。設計方法、１つの実施例、好適実施例、また
は別の汎用バツフア実施例の選択は、設計者の目
的およびシステム要求に左右される。

第１２Ａ図および第１２Ｂ図において、各Ｉ／
Ｏバツフア２２０−２２３は、メモリのアドレス
可能素子（メモリ・ビツト）として集積回路の論
理により処理される。Ｉ／Ｏバツフアはアドレス
指定され、メモリ位置として書き込まれたり読み
出される。次に各バツフア２２０−２２３はそれ
自身の組み合わされたメモリ・アドレス・デコー
ド２２５−２２８を備えている。これによつて共
通アドレス・データ、および制御ならびにクロツ
ク・ラインの母線２１０は、各Ｉ／Ｏバツフア２
２０−２２３の位置に並列に結合され、この場合
各バツフアの組み合わされたアドレス・デコード
回路はそれ自身の選択された所定のアドレスをデ
コードし、指令およびデータ・コードに応じて選
択的に書き込まれたり読み出される。これは各バ
ツフア用の特別の選択および制御ラインを不要と
する。本発明により、バツフアおよび組合せデコ
ード論理にアドレス母線２１２ならびにデータ・
バツフア２１３を結合するだけで済み、共通アド
レス／共通データ母線が利用される。本発明によ
り16個のＩ／Ｏバツフアをアドレス指定するため
に、16個のバツフアの中の１個を選択するのに４
本のアドレス・ラインだけで済む。本発明の重要
な追加の利点は、それが任意のＩ／Ｏ変化を容易
に実行させる点である。すなわち、バツフアが汎
用データ母線に沿つて置かれることは問題でな
い。したがつて、そのアドレス・デコードと組み
合わされるどんな各個のバツフアでも、このアド
レス／データ母線に沿う任意の場所に構造的に置
かれ、ピンアウトを変えるときに各個のバツフア
に特有な選択／制御ラインのレイアウトをやりな
おす必要はない。したがつて本発明はどんなＩ／
Ｏの再構成も最小の設計変更で可能にし、これは
手動によりまたはデイジタル・レイアウト・プロ
グラミング法助けによつて容易に達成される。共
通アドレス・データ母線に沿つてアドレス・デコ
ードと組み合わされるバツフアは、各バツフアと
組み合わされる自己アドレス・デコード能力をメ
モリ・マツプＩ／Ｏシステムに与える。したがつ
て１つの実施例では、バツフアと組合せデコード
との間またはバツフアと結合パツドとの間、ある
いは組合せデコードとメモリ・マツプＩ／Ｏ母線
との間の接続変更は、バツフア機能したがつてピ
ンアウトを再構成するさいには何ら必要でない。
バー・レイアウトの複雑性およびバー・サイズ面
積を減少するために、アドレスおよびデータ・ラ
インは、バツフアおよびそれと組み合わされるア
ドレス・デコードに結合される共通母線で共に多
重化される。この結果、Ｉ／Ｏ母線２１０の所要
ライン数が減る。第１バツフアが第２バツフアと
同じであるとき、特定のバツフアと組み合わされ
るアドレス・デコードのデコード・アドレスの簡
単な再プログラミングにより、バツフアおよびそ
れと組み合わされるピンアウトの出力が再規定さ
れる。別法として、第１および第２の各バツフア
と組み合わされるアドレス・デコードは交換でき
すなわち構造的に互換され、それぞれアドレス・
デコードは原プログラム・デコード・アドレスを
保持したまま、第１および第２バツフアと組み合
わされるようにできる。別法として、異なる形の
バツフアに対しても同じアドレス・デコード位置
を保持したい場合は、バツフアは所望の形のバツ
フアと交換され、かつ原アドレス・デコードに結
合されるとともに、交換されたバツフアが組み合
わされる結合パツドに結合される。この方法によ
り、最適のバツフア・サイズが得られる一方、
Ｉ／Ｏモジユール構造およびピンアウト形成モジ
ユール構造が保持される。第１３Ａ図および第１
３Ｂ図について説明されるような好適実施例にお
いて、プログラム可能な相互接続接触マトリツク
ス２４５はバツフア２２０−２２３の出力と、結
合パツドド２３０−２３３に結合する金属ライン
２３４−２３７との間に置かれる。すなわち相互
接続マトリツクス２４５用の特定なマトリツク
ス・プログラムを与えることによつて、外部ピン
アウトを形成するため、バツフアからの出力と外
部結合装置に結合する結合パツド位置との結合
は、任意の与えられたバツフアのバツフア位置ま
たは選択されたアドレス・デコードに関係なく変
えることができる。

再び第１２Ａ図および第１２Ｂ図において、本
発明の１つの実施例において、Ｉ／Ｏ母線２１０
は集積回路バーの全周辺に分布され、各個のバツ
フア２２０−２２３および組み合わされるアドレ
ス・デコード２２５−２２８は、それぞれの結合
パツド２３０−２３３に隣接して置かれかつ結合
される。各バツフア２２０−２２３が応答するア
ドレスは、処理中のゲート、モート、または金属
レベル・マスク、あるいは処理完了後の電気的プ
ログラミングのような、ハードワイヤ・プログラ
ミングによつて、組み合わされるアドレス・デコ
ード２２５−２２８に選択されたアドレスをプロ
グラムすることにより制御される。特定のバツフ
アおよび組み合わされるデコードと、異なる結合
パツドに組み合わすべき特定の結合パツドとの組
合せを変更するために、特定のバツフアおよび組
み合わされるアドレス・デコードはそれが結合す
る異なる結合パツドに構造的に隣接して置きなお
されなければならず、またアドレス・デコード論
理は新規に選択された所望アドレスに応答するよ
うに選択的にプログラムされなければならない。

本発明の好適な実施例において、Ｉ／Ｏ母線２
１０は第６図から第８図までに示されるような半
導体バーの１つの縁に沿つて延び、またすべての
バツフア２２０−２２３および組み合わされるデ
コード２２５−２２８は下の直線に沿つて置かれ
かつＩ／Ｏデータ母線２１０に結合される。

第１３Ａ図および第１３Ｂ図を参照すると、バ
ツフア２２０−２２３からそれぞれ第１２Ａ図お
よび第１２Ｂ図の所望の結合パツド２３０−２３
３に至る金属相互接続２３４−２３７は、第１３
Ａ図に示されるプログラム可能な接触マトリツク
ス装置２４５の同数のプログラム可能な相互接
続、例えば２５１および２５４によつて機能的に
置き替えられる。これは、バツフアおよび組み合
わされるアドレス・デコードを新しい結合パツド
に結合するために、バツフアおよび組み合わされ
るアドレス・デコードを構造的に移動しかつバツ
フアおよび組合せデコードを新しい結合パツド位
置に構造的に置きなおすことを不要とする任意選
択性を与える。むしろ、相互接続接触マトリツク
ス２４５の選択されたパターンを変えることによ
り（例えば処理中のゲートまたは金属レベル・マ
スク・プログラミング、イオン注入、組立後の電
気的プログラミング手段によるもの、あるいは他
のプログラミング手段によるもののような）ハー
ドワイヤ・プログラミングによつて、第１２Ａ図
および第１２Ｂ図のバツフア２２０−２２３の出
力と結合パツド２３０−２３３との間に選択的結
合は、半導体バーの構造的な位置またはレイアウ
トをやりなおさずに、また組み合わされるアドレ
ス・デコード回路２２５−２２８のプログラミン
グをやりなおさずに達成される。それぞれのバツ
フア２２０−２２３からの各出力である１群の金
属ライン２３４−２３７はマトリツクス２４５の
それぞれの位置に結合され、同数の金属ラインは
おのおの結合パツド２３０−２３３に結合するマ
トリツクス２４５からの出力である。チツプ設計
者は個々のバツフアを選択し得るとともに、相互
接続接触マトリツクス２４５を介して、特定の結
合パツドに結合する特定の金属ラインに至る金属
接続をプログラムすることができる。例えば第１
３Ａ図から、入力バツフア２４０の機能（KC）
であつた結合パツド２４６により果たされた機能
を、結合パツド２４７に結合された出力バツフア
２４２の機能（R4）選択に変えたい場合を想定
するが、この場合パツド２４６と２４７は相互に
隣接するものとする。相互に構造的に隣接して置
かれる２つの金属ライン２５２および２５５は、
Ｉ／Ｏバツフア・アレイ２４０ならびに２４２に
隣接するバーの１つの縁に沿つて延びる。KCバ
ツフア２４０およびR4選択バツフア２４２の出
力からの金属接続、すなわち結合装置２５１およ
び２５４は、交換機能を達成するために所望の結
合パツド金属ラインと結合するように変えられな
ければならない。アドレス・デコードのＩ／Ｏモ
ジユール構造は、任意な２つの同種のバツフア
間、例えば２つの選択ライン・バツフア間の結合
パツド機能の変更を与え、これはバツフア・アド
レス・デコードにおけるハードウエア・プログラ
ム可能アドレスを変えるだけで行うことができ
る。しかし２つの異種のバツフアと組み合わされ
る結合パツド間の結合配列を交換するために、
KCラインとR4選択ラインとの交換はアドレス・
デコードのＩ／Ｏモジユール構造を構造的に移動
し再配置する必要があるが、好適実施例では、所
望のバツフアから所望の結合パツドに結合する所
望の金属ラインまで金属相互接続を結合するよう
に、接触マトリツクス２４５のプログラミングを
やりなおすだけで済む。Ｉ／Ｏバツフアはおのお
のが異なる機能を果たすようにプログラムされる
が、好適実施例では、各バツフアは最適のシステ
ム回路設計を達成するように特定の機能を備えて
いる。好適実施例では、Ｉ／Ｏ機能、入力機能、
およびＫラインまたは選択ラインのために個別機
能バツフアが存在する。別の実施例では、システ
ムによつて要求されるすべての機能を満足する１
つの汎用バツフアが選択されるが、そのバツフア
は使用される最大機能バツフアよりも構造的に大
きくなければならない。これは、出力すべき機能
のそれぞれの種類に関係なく結合パツド機能の完
全な変更に適合するバツフアのハードウエア・プ
ログラム可能アドレス・デコード特徴を与え、ど
んなハードウエア金属相互接続の変更も不要であ
り、（本実施例では相互接続接触マトリツクス２
４５を必要とせず）、また特殊用バツフア実施例
に要求されるどんなバツフアの再配置も不要であ
る。しかし各機能についてバツフア・サイズを最
適にすることによつて、より多くのバツフアが半
導体バーの与えられた面積内に取り付けられる。
例えば、選択バツフアはＫバツフアよりかなり広
い（約５〜10倍広い）。バツフアのすべてが汎用
多機能バツフアである場合は、Ｋ機能用の各バツ
フアは特殊用に要求されるバツフアより５〜10倍
大きく、したがつて設計は半導体の許容バー・サ
イズ面積内にいかに多くの出力が置けるかについ
て制限される。しかしすべてのバツフアが汎用で
しかも同じサイズであれば、バツフアと組み合わ
されるプログラム可能なアドレス・デコードをプ
ログラムしなおすことによつて簡単に変えられる
全ピンアウトについて制限がない。設計方法の選
択は設計目的およびシステム要求に左右され、各
アプローチの利点と不利は各プロジエクトについ
て分析しなければならない。

第１３Ｂ図から、プログラム可能な相互接続マ
トリツクスは、集積回路の外部導線２０９に相互
接続するように個々の結合パツド２３０−２３３
を含む結合パツド装置２０７を備える相互接続結
合装置を有するピンアウト形成装置２０２によつ
て構成され、相互接続接触装置２０２の内部にあ
るピンアウト形成マトリツクスのプログラム状態
により第１回路装置２００からの出力から結合パ
ツド装置２０７の個々の結合パツド２３０−２３
３まで、プログラム可能な相互接続（処理中のマ
スク・レレベルまたは製造後の電気プログラミン
グのようなもの）を与える装置を含む結合パツド
装置２０７に第１回路装置２００を結合する増幅
装置２０５と論理装置２０３とを有する相互接続
接触装置を含む集積回路用のピンアウトを形成す
る。

第１４Ａ図および第１４Ｂ図には、本発明のモ
ジユール式制御器集積回路におけるメモリ・マツ
プＩ／Ｏの好適な実施例のブロツク図が示されて
いる。キーボード走査用または通信用の1/4デユ
ーテイ・サイクル液晶表示装置を駆動するために
複数個のＲ／選択ライン出力３００が使用され
る。複数個のＫライン入力３１０は、キーボード
走査用または集積回路の外部ソースの通信入力用
に利用される。好適実施例では、多重化試験出力
として４ビツト・ラインが使用されている。複数
個の共通ライン３２０は入力または出力として働
く。好適な実施例では、４本の共通／試験入力ラ
インが、外部結合の液晶表示装置を駆動するのに
用いられたり、制御器チツプの主プログラム・カ
ウンタまたは命令デコーダに結合するため入力ア
ドレスを受信するのに用いられる。複数個の専用
試験入力３１５が備えられ、好適実施例では４個
の専用試験入力を利用する。

最低１個のプリントＩ／Ｏ通信ライン３２４が
好適実施例に備えられている。好適実施例にある
複数個の両方向性Ｉ／Ｏライン３３０、すなわち
Ｉ／Ｏ、１，２，４，８は第５Ａ図から第５Ｃ図
までに示されたような別々のRAM、ROMまた
は周辺集積回路のような集積回路の外部ソースに
対する両方向の通信を与える。好適実施例では、
第１２Ａ図から第１２Ｃ図までに示されたアドレ
ス・デコード論理は、２３より大きいRAMレジ
スタ位置に応答するように設計されている。もち
ろん制御器に用いられるRAMレジスタの数によ
り、また制御器に用いられる母線の構造により、
アドレス・デコード論理の他のアドレス指定方式
が可能である。好適実施例では、組み合わされる
アドレス・デコードは選択／Ｒライン３００、共
通ライン３２０、Ｋライン３１０、プリントＩ／
Ｏライン３２４、Ｉ／Ｏライン３３０、および時
間記録装置３５０の一部を構成する。各組合せア
ドレス・デコードは、第１２Ａ図および第１２Ｂ
図の制御母線２１０に対応する内部Ｉ／Ｏ母線３
３５に結合される。Ｉ／Ｏ母線３３５は、第１２
Ａ図および第１２Ｂ図の母線２１７に対応するメ
モリ・アドレスＸ／多重化共通ライン母線３４
０、第１２Ａ図および第１２Ｂ図のデータ母線２
１３に対応するデータ母線３４１、第１２Ａ図お
よび第１２Ｂ図の母線２１１に対応するタイミン
グ制御母線３４２、第１２Ａ図および第１２Ｂ図
の母線２１６に対応するメモリ・アドレスＺ母線
３４３、ならびに第１２Ａ図および第１２Ｂ図の
母線２１４と２１５に対応する表示電圧母線３４
４によつて構成される。さらに好適実施例では、
Ｉ／Ｏ母線に結合される固定論理ブロツクおよび
モジユール論理ブロツクは、第１７図および第１
８Ａ図から第１８Ｆ図までに詳しく示される通
り、時間記録論理３５０および組合せデコード３
６０を備えている。Ｉ／Ｏ母線３３５は、制御器
集積回路の処理装置部分とＩ／Ｏ母線３３５との
間の両方向通信用のインターフエース装置を有す
る複数個のモジユール回路ブロツクおよび固定論
理回路ブロツクに結合されている。

Ｉ／Ｏ発振器３７０は、その出力に応じて表示
電圧発生器３７４に第１出力を与えるとともにク
ロツク制御論理３７６に第２出力を与えるＩ／Ｏ
クロツク発生器３７２に結合される出力を供給す
る。クロツク制御論理３７６は、Ｉ／Ｏクロツク
発振器３７２からの第２出力および処理装置のク
ロツク入力３７７の受信に応じて、タイミング制
御母線３４２に結合される複数個のタイミング制
御出力を供給する。好適実施例では、Ｉ／Ｏ発振
器３７０は公称周波数32KHzで作動するRC制御
発振出力を出す。発振器３７０は、制御器集積回
路の処理装置部分の中にある主処理装置発振器に
関係なくかつ非同期でＩ／Ｏクロツク発振器３７
２に結合されて、これを駆動する。

Ｉ／Ｏクロツク発生器３７２は、異なる周波数
で多位相Ｉ／Ｏクロツクを発生させるためにＩ／
Ｏ発振器３７０からの受信出力を分周する。好適
実施例では、Ｉ／Ｏクロツク発生器３７２は、
8KHzおよび500Hzで２個の位相Ｉ／Ｏクロツク信
号を与え、2msごとに共通時間発生器およびマル
チプレクサ論理４００の共通時間発生器３７３を
移動させるのに適したパルスを供給する。また
Ｉ／Ｏクロツク発生器３７２は、好適実施例にお
いて選択／Ｒライン３００を介して高速ハードウ
エア・キーボード割込みを与えるために用いられ
る第３共通時間ごとに125msパルスを発生させる
出力を供給する。この出力は表示電圧発生器３７
４に結合されて、ハードウエア・キーボード割込
みを外部表示装置のすべての表示セグメントに同
じように影響させる。

共通時間発生器およびマルチプレクサ論理４０
０は第１６Ａ図に詳しく示されている。共通時間
発生器３７３およびマルチプレクサ３７５は、好
適実施例において２ビツト・シフト・カウンタを
構成し、システムの４つの共通時間に対応する４
つの状態を持つている。カウンタのシフト速度は
機械状態制御モード・ラツチ３７１からの出力に
応じてマルチプレクサ３７５により選択され、
2msの表示速度で、または処理装置の内部命令サ
イクル速度、好適実施例では15μsでシフトする。
共通時間発生器３７３は、選択データ・ラツチ４
０５およびバツフア４０７に結合される複数個の
出力を供給する。バツフア４０７からの出力はメ
モリ・アドレスＸ母線／共通母線３４０に結合さ
れる。好適実施例では、Ｘデコード・プログラム
可能論理アレイ（PLA）４１０は、制御器集積
回路の処理装置部分から受信した５ビツト
RAMXレジスタ・アドレスをメモリ・アドレス
Ｘ母線３４０の両立し得る出力にコード化して、
Ｉ／Ｏ母線３３５に沿つて特定のアドレス指定バ
ツフアを選択する。好適実施例では、PLA４１
０は11000（基数２）より大きなＸアドレス専用の
アクチブ・デコードを与える。PLA４１０の出
力は、メモリ・アドレスＸ母線３４０に結合され
る出力を与えるアイソレーシヨン・バツフア４１
１に結合される。

選択データ・ラツチ４０５は、選択バツフア３
００にクロツク・インすべき文字データを記憶す
る複数個の単ビツト・ラツチから成る。このデー
タは、ラツチが共通時間発生器３７３によつて選
択されるとき、処理装置の内部データ母線ｘおよ
びｙを介して制御器集積回路の処理装置部分から
受信される。選択データ・ラツチ４０５は、在来
の出力プログラム可能論理アレイに取つて代わ
る。文字データは、集積回路の主読取専用メモリ
内の命令の即時フイールドにある１組の命令にコ
ード化された探索表（look up table）に記憶さ
れる。それぞれ個別の表示要求で要求されるデー
タのみが記憶され、ROMコードの変更によつて
変えられる。選択データ・ラツチ４０５からのデ
ータ出力は、共通時間発生器３７３から受信され
る出力に応じてラツチ４０５から、正しい順序で
選択／Ｒバツフア３００に選択的にストローブさ
れて、データ母線３４１を介して結合する選択／
Ｒバツフア３００の４ビツト・ラツチ３０１に記
憶される。さらに、データ母線３４１は制御器集
積回路の処理装置部分から内部データ母線の１つ
まで両方向バツフア・インターフエース４０９に
結合される。エニーキー（anykeys）・ラツチ４
２０は、ＸデコードPLA４１０からの出力に結
合されるとともに処理装置の多重化PZアドレス
母線からの信号を結合するバツフア４２１からの
出力に結合される。エニーキー・ラツチ４２０
は、これがセツトされるとき、好適実施例の第１
供給電圧VDDにすべての選択／Ｒライン３００
の出力を結合させるハードウエアまたはソフトウ
エア制御ラツチであることができる。またエニー
キー・ラツチ４２０は、Ｋライン３１０プルダウ
ン・トランジスタをも能動化することができる。
好適実施例では、エニーキー・ラツチは処理およ
び表示モード中にのみセツトされる。一般に、エ
ニーキー・ラツチ４２０は所定のセツトおよびセ
ツト命令実行に応じてセツトならびにリセツトさ
れる。エニーキー・ラツチ４２０からの出力は表
示電圧発生器３７４に結合される。

表示電圧発生器３７４は機械状態モード制御ラ
ツチ３７１、共通時間発生器３７３、エニーキ
ー・ラツチ４２０、およびＩ／Ｏクロツク発生器
３７２からの入力を受信するように結合される。
表示電圧発生器３７４は、表示電圧母線３４４に
結合される出力を供給する。本質的に、表示電圧
発生器３７４は次の２つの目的にかなう： (1) 1/4デユーテイ・サイクルの作動に必要な、
多電圧基準出力（好適実施例ではV_DD、2/3
V_DD、1/3V_DD、およびV_SS）を作るため、およ
び (2) 電圧基準間で液晶表示駆動電圧母線３４４を
スイツチし、かつ液晶表示装置に結合するよう
にOVDCオフセツト電圧と共に公称62.5Hzの
AC波形を供給するため。

中間電圧は第２１図に詳しく示される通り、受
動抵抗分圧器チエーンを介して作られる。低イン
ピーダンス分圧器チエーンは表示電圧が変化する
とき各共通時間の最初の５％に使用され、その時
間後は高インピーダンス・チエーンを使用して好
適実施例において電圧レベルを定常に固定させ
る。

クロツクおよび制御論理３７６は、Ｉ／Ｏクロ
ツク発生器３７２、処理装置クロツク母線３７
７、ならびに制御器集積回路の処理装置部分から
入力を受信するように結合される。

クロツクおよび制御論理３７６は、制御器集積
回路の処理装置部分を通信用のＩ／Ｏ部分に同期
してインターフエースさせるように、いろいろな
タイミングおよび制御信号を作る。またクロツク
および制御論理３７６は集積回路のＩ／Ｏ部分の
所望の部分をも選択的に活性化して、制御ラツチ
３７１からの出力に応じて処理装置が不活性のと
きこれらの部分を静組合せ論理となるようにし、
それによつて共通時間発生器３７３によつてのみ
駆動されるときＩ／Ｏに情報を表示させる。

好適実施例では、Ｉ／Ｏ母線３３５は、データ
母線３３５を含む４本のデータ・ラインと、Ｘ／
共通母線３４０を含む４本のメモリ・アドレス
Ｘ／共通ラインと、PZ母線３４３を含む４本の
PZラインと、タイミングおよび制御母線３４３
を含む６本のクロツク／制御ラインと、表示電圧
母線３４４を含む４本の表示電圧ラインと、主電
力母線を構成する２本の電力ラインとから成る。
各バツフア・バツフアの組、またはＩ／Ｏ母線３
３５に結合される特殊回路は個々のアドレス・デ
コード回路を含むので、各個のバツフアまたは特
殊回路はＩ／Ｏ母線３３５から自らのアドレスを
直接デコードし、これはここで説明される通りま
たは任意な他の形のアドレス・デコード装置によ
り、非相補形信号デコーダを使用することができ
る。各バツフアまたは特殊回路と組み合わされる
個々のアドレス・デコードのこの特徴は、ハード
ウエア・アドレス・デコード回路を変えるだけで
バツフア・アドレスまたはバツフア位置の変更を
容易にする。好適実施例では、ハードウエア・ア
ドレス・デコードはイオン注入、金属マスク、ゲ
ート・マスク、モート・マスク、またはその組合
せによる処理中、あるいは電気プログラミングに
よる処理後にプログラムが可能である。

第１６Ｃ図に詳しく示されるデータ母線３４１
は、両指向性多ビツト母線である。好適実施例で
は、データ母線３８１は４ビツト母線である。母
線３３５および処理装置の内部母線に結合される
バツフアに出入するデータ転送は、データ母線３
４１によつて生じる。

第１６Ｃ図に詳しく示されるPZアドレス母線
３４３は、処理装置から受けたメモリ・アドレス
を、それがデコードされる母線３３５に結合され
る個別バツフアに結合する。好適実施例では、
PZアドレス母線３４３は、第１６Ａ図に詳しく
示される多重化PZアドレス・バツフア４２１か
らの出力として、処理装置の４ビツトRAM語ア
ドレスに結合される。

第１６Ｃ図に詳しく示されるメモリ・アドレス
Ｘ／共通ライン母線３４０は、多目的にかなう単
指向性母線である。好適実施例では、メモリ・ア
ドレスＸ／共通母線３４０は、４つの目的にかな
う４ビツト単指向性母線である。まず、処理装置
がＩ／Ｏ部分と通信しているとき、第１６Ｄ図に
詳しく示されるＸデコードPLA４１０からの出
力としてコード化されたレジスタ・データは、処
理装置の命令サイクルの最初の半分の間デコード
のために選択された個々のバツフアに結合するよ
うに、メモリ・アドレスＸ／共通母線３４０に結
合される。第２に、処理装置が選択／Ｒバツフア
３００と通信していて、Ｒライン・データをロー
ドするような場合、タイミング信号は処理装置の
サイクルの第２の半分の間バツフアの４ビツト・
ラツチ３０１にデータをストローブするように、
選択／Ｒバツフア３００に送られる。第３に、計
算機システムが情報を表示している間、共通時間
発生器３７３はメモリ・アドレスＸ／共通母線３
４０を利用して、ストローブ出力を共通バツフア
３２０に結合し、データを表示装置に結合する
が、その間に４ビツト選択ラツチ３０１からの適
当なデータを選択／Ｒバツフア３００に、またそ
こから外部装置に同時にストローブする。最後の
第４に、処理装置が選択データ・ラツチ４０５ま
たは母線トランシーバ４０９を介して処理装置の
内部母線から選択データをロードしているとき、
共通時間発生器３７３はメモリ・アドレスＸ／共
通母線３４０を利用して、データ母線３４１から
のデータを選択／Ｒバツフア３００の１つの出力
を介して４ビツト・ラツチ３０１の適当なビツト
にストローブする。

第１６Ｄ図に詳しく示される時間および制御母
線３４２は、Ｉ／Ｏ母線３３５に結合されるバツ
フアのアドレス指定、データ転送、および読取
り／書込み操作を実行するのに必要ないろいろな
クロツクおよび制御信号から成る。好適実施例で
は、第１６Ｂ図および第１６Ｄ図に詳しく示され
る表示電圧母線３４４は、４つの時間とともに変
化する波形を表示電圧発生器３７４からの出力と
して、共通バツフア３２０および選択／Ｒバツフ
ア３００に結合し、1/4デユーテイ・サイクルの
液晶表示を適当に多重化する。

共通バツフア３２０は母線３３５に結合され
る。共通バツフア３２０は、スイツチされる時間
とともに変化する波形を、共通時間発生器３７３
によつて定められる周波数で液晶表示の後面に結
合する。

第１６Ｃ図および第１６Ｄ図に詳しく示される
選択／バツフア３００は、Ｉ／Ｏ母線３３５に結
合される。選択／バツフア３００は、スイツチさ
れる時間と共に変化する波形を、共通のタイム・
レートで同期して液晶表示の前面に結合し、液晶
表示に現れる所望データの可視表示を有効にす
る。液晶表示の個々のセグメントは、選択／Ｒバ
ツフア３００の４ビツト・ラツチ３０１に記憶さ
れるデータにより、ターン・オンまたはターン・
オフされる。また選択／Ｒバツフア３００からの
出力は、システム設計によつて課せられるソフト
ウエアおよび電気的制限を受ける論理レベル出力
ラインにも利用される。

第１６Ａ図および第１６Ｄ図に詳しく示される
Ｋライン・バツフア３１０は、好適実施例では、
メモリ・アドレスＸ／共通母線３４０、データ母
線３４１、タイミングおよび制御母線３４２、お
よびPZ母線３４３に結合される。Ｋライン・バ
ツフア３１０は外部供給入力に結合して、Ｉ／Ｏ
母線３３５に結合するための論理レベル入力を与
える。好適実施例では、Ｋライン・バツフア３１
０には活性プル・ダウン装置がある。好適実施例
では、Ｋライン３１０は周期的にキーボードをサ
ンプルするのに用いられる。さらに、Ｋライン・
バツフア３１０が結合されるパツド３１１は、計
算機システムが試験モードにあるとき４ビツト試
験データ出力用の出力結合器としても役立つ。

プリントＩ／Ｏバツフア３２５は、第１６Ｃ図
および第１６Ｄ図に詳しく示されるＩ／Ｏバツフ
ア３３５に結合される。プリントＩ／Ｏバツフア
は、外部プリンター制御器集積回路と通信するよ
うに設計されている。好適実施例では、プリント
Ｉ／Ｏバツフア３２５は、パルス幅変調直列デー
タ送信法と共に使用される。プリントＩ／Ｏバツ
フア３２４にはアドレス・デコード、増幅器、お
よびそれに取り付けられるラツチ３３１が含ま
れ、ラツチ３３１は第２５図について詳しく説明
される通り、所望の通信プロトコールにしたがつ
て直列Ｉ／Ｏラインにより伝送される最終固定論
理レレベルを記憶する。

第１６Ｃ図および第１６Ｄ図に詳しく示される
外部Ｉ／Ｏバツフア３３０は、制御器集積回路の
外部回路と共に両指向性の通信を与える。Ｉ／Ｏ
バツフア３３０と共に、組合せアドレス・デコー
ド、バツフア増幅器、および第２５図について詳
しく説明されるＩ／Ｏプルダウン・ラツチ３３１
が含まれている。

エニーキー・ラツチ４２０は第１６Ｂ図に詳し
く示される通り、ソフトウエア制御ラツチであ
り、ラツチ４２０がセツトされるとき好適実施例
の正供給電圧VDDまですべての選択／Ｒパツド
をプル・ダウンする。さらに、エニーキー・ラツ
チ４２０はＫライン・プルダウン装置を駆動する
ことができる。エニーキー・ラツチ４２０は、制
御器集積回路がモード・ラツチ３７１からの出力
によつて定められるような特定の電力モードにあ
るとき、所定の第１レジスタ・アドレスがデコー
ドされてから実行される複数個の命令のどれによ
つてもセツトされる。好適実施例では、エニーキ
ー・ラツチ４２０は、計算機システムが処理表示
モードにあるときＸレジスタ３０のアドレス指定
後に実行されるどんな命令によつてもセツトされ
る。エニーキー・ラツチは、所定の第２の値より
少ないＸレジスタのアドレス受信に応じてリセツ
トされる。

好適実施例では、第１４Ａ図および第１４Ｂ図
に示されるＩ／Ｏ部分は、RAMメモリの処理装
置までの延長およびソフトウエアにより定められ
る命令まで延長として現れる。Ｉ／Ｏ部分は、処
理装置の読取り／書込みメモリ（RAM）をアド
レス指定する同じメモリ・ポインタによつてアド
レス指定される。好適実施例では、多重メモリ・
ポインタ装置が用いられる。データ転送の極性
は、処理装置のRAMを制御する同じ読取り書込
みマイクロコードによつて定められる。第４−１
表は、第１４図に示されるバツフアの好適実施例
におけるバツフア・アドレス指定をまとめたもの
である。第４−１表から見られる通り、エニーキ
ー・ラツチ４２０は、モード制御ラツチ３７１の
主発振ラツチ（MO）が活性レベル出力を供給し
かつＸ／共通母線３４０で受信したＸレジスタ・
アドレスが24未満のアドレスを含むとき、リセツ
トされる。エニーキー・ラツチ４２０は、モード
制御ラツチ３７１の表示モード（DM）および主
発振ラツチ（MO）がいずれも活性出力を与える
ときセツトされ、かつＸ／共通母線３４０に現れ
るアドレス出力は30である。選択データ・ラツチ
４０５は、Ｘ／共通母線３４０からの受信アドレ
スが27であるとき、マイクロコード・ビツト
BXMXが活性論理レベル(1)であるとき、および
制御モード・ラツチ３７１のMOラツチが活性出
力を与えるときに書き込まれる。プリントＩ／Ｏ
バツフア３２５は、Ｘ／共通母線３４０がアドレ
ス２８を含むとき、マイクロコード・ビツト
BXMYが不活性（０）すなわちロー（Low）論
理レベルであるとき、マイクロコード・ビツト
MYMXが活性すなわちハイ（High）論理レベル
であるとき、および制御モード・ラツチ３７１の
MOラツチの出力が活性出力レベルであるときに
書き込まれる。プリント・バツフアは、Ｘ／共通
母線３４０がアドレス２８を含むとき、マイク
ロ・コード・ビツトMXBYが活性論理レベルで
あるとき、マイクロコード・ビツトBYMXが不
活性論理レベルであるとき、およびモード制御ラ
ツチ３７１のMOラツチからの出力が活性レベル
であるときに読み取られる。選択データ・ラツチ
４０５からの出力は、Ｘ／共通母線３４０がＸレ
ジスタ・アドレス２９を含むとき、PZ母線３４
３が語アドレス000−1011（２進）を含むとき、マ
イクロコード・ビツトMXBYが不活性レベルで
あるとき、マイクロコード・ビツトBYMXが活
性レベルであるとき、およびモード制御ラツチ３
７１のMOラツチからの出力が活性論理レベルで
あるときに、選択／Ｒバツフア３００に書き込ま
れる。Ｋライン・バツフア３１０の４個の最上位
のビツトKA−KDは、Ｘ／共通母線３４０がＸ
レジスタ・アドレス３０を含むとき、PZ母線３
４３が語アドレス0011または1011（基数２）を含
むとき、マイクロコード・データ・ビツト
MXBYが活性論理レベルであるとき、マイクロ
コード・ビツトBYMXが不活性論理レベルであ
るとき、およびモード制御ラツチ３７１のMOラ
ツチの出力が活性論理レベルであるときに、読み
取られる。さらに、Ｘ／共通母線３４０がアドレ
ス３０を含むとき、およびPZ母線３４３が語ア
ドレス0100または1100を含むとき、マイクロコー
ド・データ・ビツトMXBYが活性論理レベルで
あるとき、マイクロコード・データ・ビツト
BYMXが不活性論理レベルであるとき、および
モード制御ラツチ３７１のMOラツチが活性出力
レベルであるときに、Ｋライン・バツフア３１０
からの最下位ビツトKE入力はデータ母線３４１
に読み取られる。最後に、Ｘ／共通母線３４０が
レジスタ・アドレス３１（基数10）を含み、PZ
母線３４３が語アドレス0000−0101または1000−
1011（基数２）を含むとき、マイクロコード・デ
ータ・ビツトMXBYが不活性であるるとき、マ
イクロコード・ビツトBYBXが活性であるとき、
およびモード制御ラツチ３７１が活性MO出力と
不活性DM出力とを供給するとき、選択／Ｒバツ
フア３００はＲデータと共に書き込まれる。

表４−２表は、Ｘ／共通母線３４０アドレス、
選択アドレス、およびＲライン・アドレスの間の
関係を示す好適実施例のための選択／Ｒアドレス
指定を示す。第４−３表は好適実施例のための選
択／Ｒ多重化を示す。第４−３表から、PZ母線
３４３が０アドレスを含むとき、選択アドレス
SOAとSOBまたは出力Ｒ０−Ｒ３のいずれかが、
選択バツフアあるいはＲバツフアのいずれがアド
レス指定されているかによつて選択される。Ｒラ
イン・アドレスがPZ母線３４３の出力＝８で始
まり繰り返されるのは、好適実施例において任意
の与えられた時間に４本のＲラインの選択が与え
られるように、制御情報のデコード中にPZ母線
３４３の最上位のビツトが無能にされるからであ
る。第４−２表に示される通りＲライン・アドレ
スは、特定のＲラインが結合されるデータ母線３
４１のビツトの下に書き込まれる。第４−３表
は、好適実施例のための選択およびＲライン・ア
ドレスの正確な一致を示す。例えば、デコードに
関するかぎり選択ライン１ＢはＲライン５に相当
する。

第１５図には、第１６Ａ図から第１６Ｄ図まで
のレイアウトの相互関係が示されている。第１６
Ａ図から第１６Ｄ図までに、共通時間発生器３７
３、マルチプレクサ３７５、およびバツフア４０
７を含む共通時間発生論理４００が示されてい
る。さらに、PZ母線バツフア４２１が示されて
いる（第１６Ａ図）。処理装置内部母線とＩ／Ｏ
データ母線３４１との間にインターフエース・ト
ランシーバ４０９が第１６Ａ図および第１６Ｃ図
に示されている。アドレス・デコード装置３２５
および組み合わされる共通バツフア３２０が第１
６Ａ図および第１６Ｂ図に示されている。処理装
置クロツクと共通母線との間のインターフエース
４１５が第１６Ｂ図に示されている。エニーキ
ー・ラツチ４２０が第１６Ｂ図に示されている。
ＸデコードPLA４１０も第１６Ｂ図に示されて
いる。選択データ・ラツチ４０５が第１６Ｃ図に
示されている。データ母線３４１、タイミングお
よび制御母線３４２、PZ母線３４３、ならびに
メモリ・アドレスＸ／共通母線３４０が第１６Ｃ
図および第１６Ｄ図に示される一方、表示電圧母
線が第１６Ｄ図に示されている。Ｋライン・アド
レスおよび組み合わされるデコード３１０と３１
２、Ｉ／Ｏバツフア３３０および組み合わされる
デコード、プリントＩ／Ｏバツフア３２４および
組み合わされるデコード、選択／Ｒバツフアおよ
び組み合わされるデコード３００、ならびに４ビ
ツト・ラツチ３０１が第１６Ｃ図および第１６Ｄ
図に示されている。

第１７図には、第１８Ａ図から第１８Ｆ図まで
の相互関係が示されている。第１４Ｂ図の時間記
録論理３５０および組み合わされるアドレス・デ
コード３６０は第１８Ａ図から第１８Ｆ図までに
詳しく示されている。さらに詳しく述べれば、時
間記録論理３５０は第１８Ａ図から第１８Ｆ図ま
でに詳しく示され、組み合わされるアドレス・デ
コードおよび母線３３５に対する結合は第１８Ａ
図と第１８Ｄ図に示されている。

第１９図には、第２０Ａ図と第２０Ｂ図の相互
関係が示されている。第２０Ａ図から第２０Ｃ図
までには、第１４Ｂ図について説明されたような
Ｉ／Ｏ発振器３７０、Ｉ／Ｏクロツク発生器３７
２、およびそれと組み合わされる論理の詳細な接
続図が示されている。主（処理装置）発振器３７
０、および組み合わされる分割論理３７３ならび
に速度選択論理３７５が第２０Ａ図に示され、
Ｉ／Ｏ発振器３７０の主発振器部分が第２０Ｃ図
に示されている。Ｉ／Ｏクロツク発生器３７２が
第２０Ｃ図に示されている。

第２１図には、第１４Ｂ図の表示電圧発生器３
７４が詳しく示されている。また第２１図には図
に用いられるキーが示されている。

第２２図には、Ｉ／Ｏ母線３３５に結合される
とともに第１４図の個々の組合せバツフアに結合
されるアドレス・デコード装置のブロツク図が示
されている。第２２図から第２４図までは、第１
４Ａ図と第１４Ｂ図、および第１６Ａ図から第１
６Ｄ図までの母線３３５に結合されるアドレス・
デコード回路（すなわち３２５，３１２，３６０
など）の詳細な接続図を示す。第２２図から、非
相補形アドレス入力５２５を持つアドレス・デコ
ード回路は、アドレス入力５２５を受信するとと
もに受信されたアドレス入力５２５から所定の組
合せで第１論理レベルをデコードするのに応じて
活性（アクテイブ）第１デコード出力５２９を選
択して供給する第１デコード回路装置を含んでい
る。第２デコード回路装置５４０はアドレス入力
を受信するためにアドレス入力５２５に結合さ
れ、また第１デコード装置５３０に結合される。
第２デコード装置は、(1)受信したアドレス入力か
ら所定の組合せで第２論理レベルをデコードする
と同時に、(2)第１デコード装置５３０から活性第
１デコード出力５２９を受信することに応じて、
活性デコード出力５４５を選択して供給する。そ
れによつて活性第２デコード出力５４５は、所望
の所定組合せであるアドレス入力を表わす。好適
実施例では、第１デコード装置５３０および第２
デコード装置５４０は、第１および第２論理レベ
ルで所望の所定組合せの選択を与えるようにプロ
グラム可能である。すなわち、第１デコード装置
５３０および第２デコード装置５４０は、集積回
路の処理中にハードウエア・プログラミングによ
つて選択的にプログラムすることができる。非相
補形アドレス入力を持つアドレス・デコード回路
５２０はさらに、第１クロツク出力５２４および
第２クロツク出力５２３を供給するクロツク回路
装置５２２を含むことがあり、前記クロツク装置
５２２はそれぞれ01、および02について第２４図
に示される通り、それぞれ第１ならびに第２活性
時間間隔を持つ活性第１および第２クロツク出力
５２４と５２３を供給する。さらに、アドレス・
デコード回路５２０は、第１および第２電圧レベ
ルV₁とV₂でそれぞれ第１電圧出力５２７と第２
電圧出力５２８を供給する電力装置５２６を備え
ている。第１デコード装置５３０の中にある第１
事前充電回路５３３は、電力装置５２６の第１電
圧出力５２７に結合されるとともに、電力装置５
２６の第１電圧出力を選択的に供給するためクロ
ツク装置５２２の第１クロツク出力５２４に結合
され、また第１活性時間間隔の活性（第１電圧レ
ベル）クロツク出力部分の間第１プリチヤージ出
力５４６を選択的に供給するためクロツク装置５
２２の第１クロツク出力５２４に結合される。第
１デコード装置５３０の中にある第１放電回路装
置５３１は、電力装置５２６の第２電圧装置５２
８に結合されるとともに、第１デコード装置５３
０の中にある第１論理装置５３２からの受信入力
５４７を選択的に結合するためクロツク装置５２
２の第１クロツク出力５２４に結合されかつ活性
第１クロツク出力５２４の受信に応じて第２電圧
出力５２８に結合される。第１論理回路装置５３
２は第１プリチヤージ装置５３３の出力５４６に
結合されて、第１デイスチヤージ装置５３１に結
合される出力５４７を供給する。第１論理装置
は、アドレス入力５２５の所定の第１組合せの受
信に応じて、第１デイスチヤージ装置５３１に結
合される出力５４７から受信した第１アリチヤー
ジ装置出力５４６を選択的に分離する。

第２デコード装置５４０はさらに第２事前充電
回路装置５４４を備えているが、この第２事前充
電回路装置５４４は電力装置５２６の第１電圧出
力５２７に結合されるとともに、クロツク装置５
２２の第２クロツク出力５２３に結合されて、第
２４図の信号φ２について示される通り第２活性
時間の持続中第２事前充電出力５４８を、また活
性第２クロツク出力５２３の受信に応じて第１電
圧レベルで第２プリチヤージ出力５４８を選択し
て供給する。

第２放電回路装置５４１は電力装置５２６の第
２電圧出力５２８に結合され、またクロツク装置
５２２の第２クロツク出力５２３に結合されて、
受信信号５４９を活性第２クロツク出力５２３の
受信に応じて第２電圧出力５２８に選択結合す
る。第２論理回路装置５４２は第２デイスチヤー
ジ装置５４１に結合されて、分離装置５４３から
信号５４９を介して受信された入力５５０をアド
レス入力の所定の第２組合せの受信に応じて第２
放電装置５４１の入力に選択結合する。分離装置
５４３は第２論理装置５４２に結合されて、下記
に説明される通り第２論理装置５４２からの受信
入力５５０を選択結合する。また分離装置５４３
は第２プリチヤージ装置５４４からの出力５４８
にも結合され、また第１論理回路装置５３２から
の第１デコード出力５２９にも結合される。分離
装置５４３は、受信アドレス入力５２５で所定の
組合せを受信するデコード回路５２０を表す出力
５４５を与える。分離装置５４３は、第２論理装
置５４２が受信入力５５０を第２デイスチヤージ
装置入力５４９に結合するとき、活性第１デコー
ド出力５２９を与え、また第２プリチヤージ出力
５４８の受信に応じてデコード出力５４５を与
え、それによつて分離装置５４３は第２電圧出力
に結合され、分離装置５４３からの出力５４５は
第２電圧出力V₂に結合され、それにより所望ア
ドレスの真のデコードが示される。

第１４Ａ図および第１４Ｂ図の制御器チツプ集
積回路は、複数個のアドレス可能な機能モジユー
ルを有し、また非相補形アドレス出力５２５を与
えるメモリ・アドレスＸ／共通母線３４０のよう
なアドレス母線装置と、第１レベルで第１電圧出
力５２７をまた第２ベルで第２電圧出力５２８を
第２２図から第２４図までに示される通り与える
電力母線装置５２６とを備えている。第１プリチ
ヤージ装置５３３は第１電圧出力５２７に結合さ
れて、クロツク装置５２２のクロツク出力５２４
によつて定められる通り、第１時間間隔のあいだ
第１レベルで出力５４６を与える。第１デコード
論理装置５３２はアドレス入力５２５に結合され
るとともにデイスチヤージ装置５３１を介して第
２電圧出力５２８に結合され、またプリチヤージ
装置５３３の出力５４６に結合される。第１デコ
ード装置５３０は、受信したアドレス入力５２５
が所定の組合せであるとき、クロツク装置５２２
に応じて、第１時間間隔の開始に続いて開始する
第２時間間隔のあいだ、第１レベルで第１デコー
ド出力５２９を選択供給する装置を含む。さらに
第１デコード装置５３０は、受信したアドレス出
力が所定の組合せでないとき、第２時間間隔のあ
いだ第２レベルで第１デコード出力５２９を選択
供給する装置を含む。第２プリチヤージ装置５４
４は第１電圧出力５２７を受信するように結合さ
れ、クロツク装置５２２に応じて第２時間間隔の
開始に続いて開始する第３時間間隔のあいだ第１
レベルで出力５４８を供給する。第２デコード装
置５４２はアドレス入力５２５、第２電圧出力５
２８、および第２プリチヤージ装置５４４の出力
５４８を受信するように結合され、かつ受信アド
レス出力が所定の組合せであるときに第３時間間
隔のあいだ第２レベルで出力５４５を選択供給す
る装置を含むとともに、受信アドレス出力が所定
の組合せでないとき第３時間間隔のあいだ第１レ
ベルで出力５４５を選択供給する装置をさらに含
む。上述の第１、第２および第３時間間隔は、第
２４図のφ１，φ２、およびラツチ・デコード信
号波形を見ると一段とよく理解することができ
る。

第２３図には、第２２図のアドレス・デコード
回路の詳細な接続実施例が示されている。第２２
図の相当する機能ブロツクは第２３図に適当に番
号づけされている。この好適実施例では、第１デ
コード装置５３２は並列トランジスタ５６０−５
６３のアレイを有し、アレイ５３２の各トランジ
スタ５６０−５６３の入力は独自の別々なアドレ
ス入力５２５に結合されている。好適実施例で
は、各トランジスタ５６０−５６３はプログラム
された第１マトリツクス入力に応じて回路を選択
的に開くことができる。すなわちアレイ５３２の
トランジスタ５６０−５６３は、マスク・レベ
ル・レイアウトによる処理中または電気プログラ
ミングによる処理後に選択的にプログラムされ
て、第１デコード装置５３２が応答するアドレス
入力の所定の組合せを形成するようになる。第２
デコード装置５４２は、直列接続のトランジスタ
５６４−５６７のアレイを有し、各トランジスタ
５６４−５６７の入力は独自の別々なアドレス入
力５２５に結合され、アレイの各トランジスタ５
６４−５６７はプログラムされた第２マトリツク
ス入力の受信に応じて選択的に回路を短絡するこ
とができる。第１デコード装置に関して上記に説
明された方法と同様な方法で、第２デコード装置
のプログラム能力は、マスク・レベルの設計およ
びレイアウトまたはイオ注入による処理によつ
て、あるいは電気プログラミングによる集積回路
の処理後に、達成することができる。第１デコー
ド装置５３２および第２デコード装置５４２によ
つて果される機能は、デバイスが作られる半導体
プロセスによつて一部定められる。

Ｎチヤンネル・プロセスでは、第１デコード装
置５３２の機能は、アドレス入力５２５からの
０、すなわち第２レベル電圧入力の所定の組合せ
をデコードすることである。この実施例では、
個々のトランジスタ５６０−５６３は、対応する
アドレス入力５２５で０をデコードすることが望
まれない場合に開路されるように選択プログラム
され、０をデコードすることが望まれる場合に開
路されるようにプログラムされず、すなわちアレ
イ５３２においてそのままにされる。アレイ５３
２における非開路トランジスタに結合されるアド
レス入力５２５が第２レベル電圧入力を含むと
き、デコード論理５３２は第１プリチヤージ装置
からの出力５４６を第１デイスチヤージ装置５３
１の入力５４７に結合せず、それによつて第１デ
コード出力５２９を第１電圧出力５２７に結合す
る第１プリチヤージ装置５３３のトランジスタ５
７０の事前充電作用により第１時間間隔後に第１
電圧レベルとなる第１デコード出力５２９の放電
が防止される。第１デコード出力５２９が第１レ
ベルであるとき、分離装置５４３は駆動され、す
なわちトランジスタ５７１がターン・オンされ、
それによつて第２プリチヤージ装置の出力５４８
が第２デコード論理装置５４２に結合される。第
１電圧レベル出力がアレイ５３２の非開路トラン
ジスタに結合されるアドレス入力５２５に存在す
るならば、出力５２９は第２電圧レベルまでデイ
スチヤージされ、それによつて分離装置５４３が
無能にされ、第２プリチヤージ出力５４８は第２
デコード装置５４２に結合せず、その代わりに第
２プリチヤージ出力５４８はデコード出力５４５
に結合し、誤りデコードを表わす出力５４５が第
１レベルで作られる。

このＮチヤンネルの実施例では、第２デコード
装置５４２の機能は、アドレス入力５２５で受信
される、すなわち第１電圧レベル出力の所定の組
合せをデコードすることである。第２デコード装
置５４２のトランジスタ５６４−５６７は直列に
接続されており、短絡トランジスタを事実上永久
に選択するように選択的に短絡をプログラムする
ことができる。短絡は、プログラム可能な開路に
関する上述の説明と同じ装置でプログラムするこ
とができる。第２デコード・アレイ５４２の非短
絡トランジスタに結合されるアドレス入力５２５
が第１電圧レベル(1)であるとき、第２デコード・
アレイ５４２のトランジスタが駆動され、それに
よつて分離装置５４３からデイスチヤージ装置５
４１の第２電圧出力５２８に至るデイスチヤージ
通路が作られる。第２デイスチヤージ装置５４１
によるデイスチヤージ通路は、第２クロツクφ２
が第２デイスチヤージ装置５４１を活性化するま
で存在せず、それによつて第１デコード装置５３
２はその機能を果たすとともにアドレス入力５２
５の状態により第１デコード出力を活性または不
活性にする時間を与えられる。アドレス入力の所
望の組合せが第１デコード装置５３２および第２
デコード装置５４２に与えられると、分離装置は
第２プリチヤージ装置５４４およびデコード出力
５４５からのプリチヤージ電圧出力５４８を第２
デコード装置５４２に結合するように駆動される
が、これはそれが選択されるので放電装置５４１
を介して第２電圧５２８に直列デイスチヤージ通
路を与え、それによつてデコード出力５４５は第
２電圧レベルまでデイスチヤージされ、真のアド
レス・デコードの表示が得られる。第１デイスチ
ヤージ装置５３１および第２デイスチヤージ装置
５４１は、それぞれ第１デコード論理装置５３２
および第２デコード論理装置５４２の、それぞれ
第１プリチヤージ装置５３３ならびに第２プリチ
ヤージ装置５４４による対応するプリチヤージの
間、電力供給の分離を作る。別法として、第１プ
リチヤージ装置５３３の活性化より前にアドレス
母線が低論理レベルまでプリチヤージされると、
第１デイスチヤージ装置５３１は除去され、短絡
によつて第２電圧レベル５２８に戻される。

本発明のＰチヤンネル実施例では、第１デコー
ド論理装置５３２は第１論理レベル、すなわち１
をデコードする働きをし、また第２デコード論理
装置５４２は第２論理レベル、すなわち０をデコ
ードする働きをする。第１デコード装置５３２の
トランジスタ５６０−５６３は、１をデコードし
たいと思うアドレス入力５２５に結合されたまま
である。第１デコード装置５３２の他のすべての
トランジスタは、アドレス入力５２５にかかわら
ず開路するようにプログラムされる。第１デコー
ド装置５３２の非開路トランジスタが結合される
すべてのアドレス・ライン５２５が第１論理レベ
ルであるならば、第１デコード出力５２９は、第
１デコード装置５３２が第１プリチヤージ装置５
３３とデイスチヤージ装置５３１との間に分離を
作るので、第１電圧レベルまでプレチヤージされ
たままとなる。第１デコード装置５３２の非開路
トランジスタに結合されるアドレス入力５２５の
どれにでも第２論理レベルすなわち０が存在する
ならば、そのトランジスタは駆動され、それによ
つて第１デコード出力５２９は第１デイスチヤー
ジ装置５３１の入力に結合され、それによつて第
１デコード出力５２９は第２電圧出力レベル５２
８までデイスチヤージされ、それによつて分離ト
ランジスタ５７１は無能にされ、そしてデコード
出力５４５は第２プリチヤージ装置５４８の出力
に応じて第１電圧出力レベル５２７に保たれる。
しかし第１デコード装置５３２が所望アドレスを
デコードするとき、第１デコード出力５２９は活
性第１電圧出力レベルであり、そして第２デコー
ド・アレイ５４２を第２プリチヤージ装置５４４
および出力５４５に結合するように分離トランジ
スタ５４３を駆動する。第２デコード装置５４２
の機能は、Ｐチヤンネル実施例において第２論理
レベル、すなわち０のデコードを与えることであ
る。第２デコード装置５４２のトランジスタ５６
４−５６７は、第１論理レベル、すなわち１であ
ることが望ましい所望のアドレス・ラインに相当
するアドレス入力５２５に選択結合される。第２
デコード装置５４２にある残りのトランジスタ
は、本質的に連続活性化されるように短絡をプロ
グラムされる。第２デコード装置５４２の非短絡
トランジスタに結合されるアドレス入力５２５が
第２論理レベル（０）であるとき、これらの入力
が結合されるトランジスタは活性化され、それに
よつて分離装置５４３とデイスチヤージ装置５４
１を介してデコード出力５４５（および第１プリ
チヤージ出力５４８）から第２電圧出力レベル５
２８までデイスチヤージ通路が作られる。第１デ
イスチヤージ装置５３１および第２デイスチヤー
ジ装置５４１は、第１プリチヤージ装置５３３な
らびに第２プリチヤージ装置５４４のプリチヤー
ジ時間のあいだ電力供給の分離を与える。φ１の
前に、すなわち第１プリチヤージ装置５３３が活
性化されそれによつて第１電圧出力が第１デコー
ド装置５３２および第１デコード出力５２９に結
合される前に、アドレス入力５２５がハイ、すな
わち第１電圧レベルまでプリチヤージされる場
合、第１デイスチヤージ装置５３１は不要とな
り、短絡に取つて代えることができる。

本発明のCMOS実施例、すなわち好適実施例
では、第１デコード装置５３２および第２デコー
ド装置５４２の機能は、Ｎチヤンネル（第２レベ
ル・「真」）またはＰチヤンネル（第１レベル・
「真」）デコードのいずれかであるように選択され
る。さらにCMOSでは、プリチヤージ装置５３
３および５４４のためのブートストラツプ回路は
不要であり、プリチヤージトランジスタ５７０お
よび５７２はデコード回路の残りに対して相補形
にされる。さらにＰチヤンネルおよびＮチヤンネ
ルの場合と同様な方法で、アドレス・ライン５２
５が第１クロツク活性レベルによつて第１プリチ
ヤージ装置５３３の駆動前にデコード回路のオフ
状態電圧までプリチヤージされるならば第１デイ
スチヤージ装置５３１は除くことができる。第２
４図には、第２３図の回路の信号タイミング図が
示されている。第１クロツク出力φ１は第２クロ
ツク出力φ２の前に始まり、デコード・「真」出
力は第２クロツク出力φ２の開始に続いて妥当と
なる。アドレス・ライン５２５は、第１クロツク
φ１の活性周期が終る前に、また第２クロツク出
力φ２の活性周期が始まる前に、有効な「真」・
レベルまで達しなければならない。さらに、第１
プリチヤージ装置５３１を不要にするようなアド
レス母線の任意のプリチヤージ用タイミングが示
され、アドレス母線は第１クロツク出力φ１の活
性状態の開始前にプリチヤージされることが要求
される。

第２２図から第２４図までについて説明された
本発明の非相補形アドレス・デコードにより、ア
ドレス母線に備えるべきアドレス・ラインは最小
数で済み、したがつて集積回路にアドレス母線を
置く所要スペースが最小にされる。さらに、電力
供給母線がデコード回路のいずれかの側にありか
つアドレス・ライン間にゲートがなく、トランジ
スタのみがあるので、アドレス・ライン間のスペ
ースを最小にした設計およびレイアウトが実施さ
れる。これは極めてスペース効率のよいレイアウ
トを与え、バー・サイズを最小にする。このアド
レス・デコード方式がアドレス・ラインに加わる
のでもう１つの節約が実現され、それによつてア
ドレス・ライン自体に必要な面積を越えるデコー
ド回路用の最小バー面積が利用される。

再び第１６Ｄ図において、Ｉ／Ｏプルダウン・
ラツチ３３１がこれから詳しく説明される。Ｉ／
Ｏバツフア３３０およびプリントＩ／Ｏライン３
２４はおのおの、母線ラインを制御する他の活性
装置が存在しないとき、装置３３１が結合される
母線ラインの論理レベルを制御する装置３３１を
含む。これは、Ｉ／Ｏ母線に結合される集積回路
間に通信プロトコールが存在するとき特に重要で
ある。Ｉ／Ｏプルダウン・ラツチ３３１は、プル
アツプまたはプルダウン抵抗器を必要とせずかつ
追加の制御ラインを必要とせずにかつ追加の制御
ラインを必要とせずに結合される母線ラインの不
履行状態を制御する。

第２５図には、Ｉ／Ｏプルダウンの好適実施例
は制御器集積回路６００の中に含まれるものとし
て示されており、Ｉ／Ｏプルダウン・ラツチ３３
１は第２周積回路６０２に結合する母線ライン６
０１に結合している。プルダウン・ラツチは別法
として別の集積回路であることができる。第１６
Ｄ図について説明された通り、複数個のＩ／Ｏラ
イン６０１と、Ｉ／Ｏライン６０１の１つにおの
おの結合される複数個のＩ／Ｏラツチ３３１とが
ある。さらに複数個の集積回路６０２があり、各
集積回路はＩ／Ｏ母線ライン６０１に結合する。
好適実施例では、読取り／書込みメモリ・ビツト
６０９（母線制御メモリ・ビツト）は、制御すべ
き母線ライン６０１に結合され、透明ラツチを構
成する。バイポラまたはMOS技術における透明
ラツチのような透明ラツチの他の形を用いること
もできる。通信プロトコールが制定され、その場
合母線ライン６０１に書き込む最終集積回路デバ
イス６００または６０２は母線ラインを不履行
（非動作）条件にセツトしなければならない。し
かし本発明は、通信プロトコールにかかわらず利
用することもできる。好適実施例では、不履行条
件は論理０レベルである。母線制御メモリ・ビツ
ト６０９は、それが母線ライン６０１に取り付け
られる任意なドライバによつてオーバードライブ
されるようなサイズにされる。すなわち、集積回
路６００または集積回路６０２の出力バツフア・
ドライバ回路はオーバードライブするとともに、
透明ラツチ６０９の論理状態をセツトする。この
方法は、いつたんラインが１または他の論理レベ
ルにセツトされると、事実上電力を消費しない利
点がある。好適実施例では、母線ラインをオーバ
ードライブする仕事を容易にするように、唯一つ
の母線ライン制御ビツト６０９が任意の与えられ
た母線ラインに結合される。集積回路６０２は
RAM、ROM、または他のＩ／Ｏ集積回路であ
ることができる。第１ドライバ装置６０６は第１
時間間隔のあいだ母線６０１に現われる固定電圧
レベルの出力を与えるが、その間に制御回路６０
０は母線６０１により情報を通信する。通信が終
ると、第１装置はその出力が高・インピーダン
ス・レベルに流れるようにし、それによつて母線
ライン６０１に現われる電圧をドライバ６０６に
関係なく浮遊させる。メモリ制御ビツト６０９は
母線ライン６０１に結合されるとともに、メモ
リ・ビツト６０９をオーバードライブする第１装
置６０６の結果として、第１時間間隔のあいだ第
１装置６０６からの固定電圧レベル出力を記憶す
る。相次ぐ時間間隔のあいだ、第１装置６０６が
母線６０１に現われる電圧を装置６０６に関係な
く浮遊させるとき、母線制御メモリ・ビツト６０
９はそれが浮遊する非固定出力条件を検出すると
き記憶された固定電圧レベルを母線ライン６０１
に結合する。すなわち、母線６０１に現われる最
終固定電圧レベルは、メモリ制御ビツト６０９に
記憶されたような、母線６０１に結合される任意
の集積回路６００または６０２からの出力であ
り、また記憶された固定電圧レベルは、集積回路
６００および６０２のいずれも固定電圧レベル出
力を与えていないとき母線６０１に再出力され、
すべてが母線を浮遊状態にする。このＩ／Ｏメモ
リ・ラツチの特徴は、マイクロプロセツト、計算
機向きシステム、計算機システム、および他の母
線向きシステムにおいて特に重要である。すなわ
ち、本発明のＩ／Ｏメモリ・ラツチは第１図から
第４図までおよび第５Ａ図から第５Ｃ図までにつ
いて説明された計算器システムで実施され、また
ここに開示された他の発明との組合せにおいても
利用される。制御器集積回路とメモリ集積回路と
の間の通信は第５Ａ図から第５Ｃ図までに示され
る通りＩ／Ｏ母線３３０を介して行われ、追加の
集積回路６０２はＩ／Ｏ母線に結合されるメモリ
集積回路１０３−１０７である。

再び第４Ａ図から第４Ｄ図までを見ると、また
第１４Ａ図、第１４Ｂ図、および第１６Ｃ図、第
１６Ｄ図、ならびに第２５図について詳しく説明
された通り、第４Ａ図から第４Ｃ図までの制御装
置３０はそこに現われる指令、アドレス、またデ
ータのいずれかの信号を持つ４ビツト両向性母線
によつて第４Ａ図から第４Ｃ図までのメモリ装置
５０に結合されるが、前記信号の１個だけは第５
Ａ図から第５Ｃ図まで、第１４Ａ図、および第１
６Ｃ図と第１６Ｄ図の母線３３０として示される
通り任意な時間に母線に現われる。第４Ａ図から
第４Ｃ図までの処理（制御）装置３０および第５
Ａ図から第５Ｃ図までの制御器１００−１０２は
共通母線３３０に結合され、前記共通母線に前記
指令、データ、およびアドレス信号の選択された
ものを選択的に送り（出力し）、前記処理装置は
共通母線からの前記指令、データ、およびアドレ
ス信号のある１つを受信する装置を含む。メモリ
装置（第４Ａ図から第４Ｃ図までの５０；第２図
の１３，１５，２２，および２３；ならびに第５
Ａ図から第５Ｃ図までの１０３，１０４，１０
５，１０６，および１０７）は前記共通母線を介
して前記処理装置に結合され、前記メモリ装置は
データを記憶しかつ出力する装置を具備する。メ
モリ装置は、前記指令信号の独自なサブセツトの
１つの受信に応じて前記処理装置と共にデータを
選択的に転送（出力または記憶）する装置を具備
する。メモリ装置は読取り専用または読取り書込
みメモリを含み、またはその両方を含むことがあ
る。好適実施例では、処理装置はさらに活性チツ
プ選択制御信号を選択供給する装置を具備し、メ
モリ装置は活性チツプ選択制御信号が受信される
ときのみ前記指令信号の前記独自のサブセツトの
前記１つに応動する。好適実施例では、チツプ選
択信号は共通母線から分離したメモリ装置に結合
される。さらに好適実施例では、クロツク信号は
処理装置からなおもう１つの別な母線によりメモ
リ装置に結合され、メモリ装置は前記受信クロツ
クと同期してデータを記憶しかつ送信する。

第２６図には、信号波形タイミング図が示され
ている。本発明で実施される共通母線用の信号転
送プロトコールが第２６図に示されている。第２
７図から、本発明の通信プロトコールに関する状
態指令表が示されている。第２６図Ａから第２６
図Ｅまでのタイミング波形および第２７図の状態
変換表は、共に見比べることによつておのおの最
も良く理解される。第２７図の特に順序状態00−
OFから、チツプ選択制御信号が０（不活性）論理
レベルでありかつ共通母線３３０に応動しないか
ぎり、チツプ選択が結合されるメモリ・チツプは
削除されることが示されている。第２７図の順序
状態１０から、特定のメモリ装置に結合されるチ
ツプ選択が論理の１レベルであるとき、共通母線
は前記特定メモリ装置について選択されることが
示されている。チツプ選択が論理の１（活性）レ
ベルでありかつ共通母線Ｉ／ＯラインＩ／O1、
Ｉ／O2、Ｉ／O4およびＩ／O8がすべて論理の０
レベルであるとき、共通母線は「ノー・オペレー
シヨン」状態である。第２６図のクロツク・サイ
クルt₁およびt₄ ^*から、ノー・オペレーシヨン条
件は指令順序終了と次の指令順序開始との間のタ
イム・ラグにより、１サイクルからＮサイクルま
での長さになることが分かる。第２５図について
説明した通り、指令順序が完了すると、指令に応
動する装置は共通母線をノー・オペレレーシヨン
状態にし、その後その出力は第３４Ｆ図の７１１
Ｄおよび第３８Ｆ図の８８９Ｄについて詳しく説
明される０出力回路を介して高インピーダンスに
進む。第２５図について説明したＩ／Ｏラツチ・
インベンシヨンは、前記メモリ装置の出力ライン
が高インピーダンス状態になつてから、共通母線
をノー・オペレーシヨン状態の信号レベルに保
つ。指令がデコードを開始されるのは、チツプ選
択が論理の１レベル（活性）であるとき、および
第２６図と第２７図に示される好適実施例で共通
母線Ｉ／O1の所定ビツト位置か論理の０レベル
から論理の１レベルにスイツチするとき、ならび
に共通母線の前の状態がノー・オペレーシヨン状
態であつたときである。これらの条件は指令開始
の変換を規定する。共通母線の残りのビツト位置
は、指令開始変換の検出により実行すべき命令を
規定する。第２７図に示される通り、順序状態ア
ドレス１８−１Ｆで、本発明のメモリ装置が応答
する指令（指令サブセツト）はアドレス・ロード
指令、アドレス・リード指令、メモリからの２デ
イジツト・リード指令、メモリからの16記憶デイ
ジツト・リード指令、およびメモリ装置に読取り
書込みメモリが含まれる場合は追加の２つの指
令、すなわちメモリへの２デイジツト・ライト指
令およびメモリへの16デイジツト・ライト指令な
どを含む。第２６図には、本発明の好適実施例に
用いられる母線の通信プロトコールが示されてい
る。第２６図Ｃから第２６図Ｆまでは共通母線に
対応し、第２６図Ｂは特定のメモリ装置に結合さ
れるチツプ選択ラインに対応し、第２６図Ａは処
理装置からメモリ装置に結合されるクロツク信号
に対応する。各時限t₁−t₇は第２６図Ａのクロツ
ク信号と同期されている。時限t₁では、チツプ選
択信号は論理の１レベルであり、Ｉ／Ｏ母線はす
べてのビツト位置で論理の１レベルであり、共通
母線はノー・オペレーシヨン状態指令を含む。時
限t₁のノー・オペレーシヨン状態に続き、時限t₂
はその開始時におけるＩ／O1の変換（指令開始
変換）によつてトリガされる共通母線の信号の指
令デコード状態を示す。第２６図Ｄから第２６Ｆ
までのＩ／Ｏラインは、第２８Ａ図から第２８Ｃ
図までに説明される通り、第２７図の状態１９−
１Ｆの通信プロトコールによりメモリ装置内の指
令デコード回路によつて解読される。時限t₃か
ら、時限t₂の間にデコードされた命令にしたがつ
てデータは共通母線に転送される。かくて、アド
レス・データはメモリ装置に選択的に転送され
て、前記アドレス・ロード指令に応じてチツプ・
プログラム・カウンタにロードされ、またはメモ
リ装置プログラム・カウンタの内容は、メモリ装
置プログラム・カウンタから前記アドレス・リー
ド指令に応じて共通母線に選択的に読出され、あ
るいはデータの多重デイジツトは前記２デイジツ
ト・リードおよび16デイジツト・リード指令に応
じてメモリ装置の記憶から選択的に読み出され
（検索され）、またはデータの多重デイジツトは前
記２デイジツト書込みおよび16デイジツト書込み
指令に応じて前記メモリ装置内に記憶するように
選択的に書き込まれる。時限t₃は可変であり、連
続転送（メモリ・サイクル）の数はデコードされ
る指令に相当する。時限t₄では、指令サイクルの
完了に続きメモリ装置によつて共通母線はノー・
オペレーシヨン状態にされる。このノー・オペレ
ーシヨン状態は、前記共通母線に結合される装置
がノー・オペレーシヨン状態信号以外の信号を出
力するような時間まで、第２５図のＩ／Ｏラツチ
によつて保たれる。次の指令開始変換が検出され
ると、それは時限t₂に対応する時限t₅の指令およ
びデコード・サイクルの開始をトリガする。時限
t₆は、デコードされる指令によるこの時限中にア
ドレスまたはデータが共通母線に転送される点
で、時限t₃に相当する。第２６図に見られる通
り、基本指令サイクルを構成するt₁のようなノ
ー・オペレーシヨン状態の時限は、t₂のような指
令およびデコード時限を、またt₃のようなデータ
転送時限を、また最後にt₄ ^*のようなノー・オペ
レーシヨン状態時限を伴つて、指令サイクルを終
了する。

第２８Ａ図には、第２６図および第２７図につ
いて説明された指令プロトコール、第２５図につ
いて説明されたＩ／Ｏラツチ、および第４Ａ図か
ら第４Ｄ図までならびに第５Ａ図から第５Ｃ図ま
でについて説明されたモジユール装置を実施する
装置のブロツク図が示されている。第２５図につ
いて説明されたＩ／Ｏプルダウン・ラツチを含む
制御装置６２０は、共通Ｉ／Ｏ母線６２２に結合
されている。制御装置６２０は指令、データ、お
よびアドレス信号を母線６２２に供給する。メモ
リ装置６２４はＩ／Ｏ母線６２２に結合されてい
る。メモリ装置はバツフア増幅装置６３０、指令
デコード装置６３２、プログラム・カウンタ６３
４、およびメモリ・アレイ装置６３６から成てい
る。Ｉ／Ｏ母線６２２から受信した信号はバツフ
ア増幅装置６３０によつて緩衝増幅される。バツ
フア増幅装置６３０からの出力は、指令デコード
装置６３２、プログラム・カウンタ６３４、およ
びメモリ・アレイ装置６３６に結合され、バツフ
ア６３０からの出力は指令デコード装置からの出
力信号に応じて指令デコード装置６３２、プログ
ラム・カウンタ６３４、またはメモリ・アレイ６
３６に選択結合する。第２８Ａ図の回路の作動
は、指令プロトコールの完全な１サイクルをたど
ることによつて一段と良く理解される。Ｉ／Ｏ母
線６２２に現われる信号がノー・オペレーシヨン
状態にあるとまず想定すれば、制御装置６２０は
メモリ装置６２４および詳しく述べればバツフア
６３０に結合される指令信号を母線６２２に出力
する。バツフア６３０からの出力は指令デコード
６３２（命令デコード）に結合され、これは指令
開始変換を検出するとともに特定の受信指令をデ
コードし始める。制御装置６２０からの受信指令
に応じて、指令デコード６３２はバツフアからの
出力をプログラム・カウンタ６３４またはメモ
リ・アレイ６３６に向けるように、活性（アクテ
イブ）デコード出力信号をバツフア６３０に供給
する。さらに、受信した指令信号に応じて、指令
デコードは第２群のデコード出力信号の活性な１
つをプログラム・カウンタに供給し、第３群のデ
コード出力信号の活性な１つをメモリ・アレイ装
置に供給する。プログラム・カウンタ６３４は第
２群の指令信号の活性な１つに応じて、バツフア
６３０から受信したデータを前記プログラム・カ
ウンタ内のカウンタ・メモリ装置内に記憶した
り、前記カウンタ・メモリ装置からの現在プログ
ラム・カウンタに記憶されたカウント値をＩ／Ｏ
母線６２２に結合すべきバツフア６３０に出力し
たり、プログラム・カウンタに記憶されたカウン
ト値をメモリ装置６３６に出力したりする。メモ
リ・アレイ６３６は、バツフア６３０から受信し
たデータをプログラム・カウンタの出力により規
定された場所に記憶したり、プログラム・カウン
タの出力により規定された場所から記憶済データ
を、指令デコード６３２からの出力信号の前記第
３群の受信された活性信号に応じかつプログラ
ム・カウンタ６３４からの受信された出力に応じ
て、Ｉ／Ｏ母線６２２に結合するバツフア６３０
に出力する。指令開始（発生）サイクルが終る
と、メモリ装置６２４はノー・オペレーシヨン状
態の信号を母線６２２に出力して、システムに次
の指令サイクルを用意させる。

第２８Ｂ図から、第２８Ａ図の一段と詳細なブ
ロツク図が示されている。メモリ装置６２４は、
Ｉ／Ｏバツフア装置６３０および指令デコード装
置６３２に結合されるＩ／Ｏ制御装置６３３をさ
らに含むものとして示されるが、Ｉ／Ｏ制御装置
６３３はメモリ装置６２４の内部にあるデータ母
線、アドレス母線、および制御母線の１つを、指
令デコード装置６３２から受信した第４指令信号
６３１に応じてＩ／Ｏバツフア６３０を介して共
通Ｉ／Ｏ母線６２２に選択結合する。指令デコー
ド装置６３２は、前記指令信号の選択され信号の
受信に応じて第４制御出力６３１を供給する。さ
らに、メモリ装置６２４は前記Ｉ／Ｏ装置６３
０、前記指令デコード装置６３２、および前記メ
モリ・アレイ６３６に結合されるラツチ装置６３
７をも具備するものとして示されている。ラツチ
装置６３７は、好適実施例において４ビツト幅の
Ｉ／Ｏ母線６２２に８ビツト幅のメモリ・アレレ
イ６３６を結合させるデータ語サイズおよび形式
変換を与える。この構想は他の語サイズ変換に拡
大することができる。別法として、メモリ・アレ
イ６３６はＩ／Ｏ母線６２２の語幅と同じ語幅か
ら成るアレイであつてもよく、したがつて語サイ
ズ形式変換およびラツチ６３７を必要としない。
好適実施例では、集積回路６４０は同期回路６４
２およびクロツク発生回路６４４に結合されるメ
モリ装置６２４を具備し、メモリ・アレイ６３６
が読取り書込みメモリ・アレイである場合、集積
回路６４０はさらに電力スイツチング回路６４８
を備える。読取り書込みメモリの好適実施例で
は、電力スイツチング回路６４８はメモリ装置６
２４に結合される電力出力６４９を与える。好適
実施例では、集積回路６４０はハウジング６６５
０の中に置かれるが、このハウジングは制御装置
６２０を含むハウジング内のモジユール受け部材
に結合および取付けできるようにしてある携帯式
ハウジングである。モジユール６５０は、クロツ
ク発生器６４４に結合する同期発振クロツク６２
６の結合を与える。クロツク発生器６４４は、制
御装置６２０から受信したクロツク信号６２６に
応じてメモリ装置６２４に結合されるクロツク出
力を与える。さらにモジユール６５０は、その集
積回路６４０の同期回路６４２に結合する制御装
置６２０からのチツプ・イネーブルすなわちチツ
プ選択出力６２７に結合するようになつている。
チツプ・イネーブル信号６２７に応じて、同期回
路６４２はイネーブル出力をメモリ装置６２４に
供給し、Ｉ／Ｏ母線６２２の信号に応じるように
メモリ装置６２４の内部にある指令デコード装置
とその関連回路を働かせる。さらにモジユール６
５０は制御装置６２０の主電源を結合するように
なつており、この電源は制御装置６２０と共に共
通ハウジング内に含まれる電池であつたり、外部
電源であることができる。メモリ・アレイ６３６
の読取り専用メモリ（ROM）の実施例では（モ
ジユール６５０がモジユール内に読取り専用メモ
リのプラグを持つ場合）、主電源６２８は集積回
路６４０に結合され、かつそこからメモリ装置６
２４に直結される。しかしメモリ・アレイ６３６
の読取り書込みメモリ（RAM）の実施例では、
すなわちモジユール６５０内に読取り書込みメモ
リのプラグがある場合は、主電源６２８は集積回
路６４０に結合されるが、そこから電力スイツチ
ング回路にのみ結合される。さらにモジユール６
５０の読取り／書込みメモリの実施例では、自主
電源すなわち電池６４６がモジユール６５０の内
部に具備され、第２８Ｃ図に示される通り集積回
路６４０の電力スイツチング回路６４８に結合さ
れている。電力スイツチング回路６４８からの出
力は、制御装置６２０の主電源６２８から、また
はモジユール６５０の電池６４６から、メモリ装
置６２４に一定の出力６４９を与え、電力スイツ
チング回路６４８は主電源６２８に結合する前後
および結合中に中断されない出力を供給する。

電力スイツチング回路６４８は、モジユール６
５０のクロツク出力結合器を介してクロツク出力
６２６に結合される。電力スイツチング回路６４
８は、第１電源６２８が電力スイツチング回路６
４８に結合されて所定数のクロツク信号がクロツ
ク出力６２６から受信され、検出され、そして所
定のカウントに達するまで、またはクロツク出力
が正しく（絶えず）受信される一定の時間が終つ
てから、電力スイツチング回路６４８によりカウ
ントされるとき、主電源６２８から前記出力６４
９を供給する。別法として、電力スイツチング回
路６４８が第１電源６２８に結合されなかつた
り、電力スイツチング回路６４８が第１電源６２
８に結合されるが所定数のクロツク信号（所定時
間中）がクロツク出力６２６を介して受信されな
い場合、電力スイツチング回路６４８はモジユー
ル電源電池６４６から前記出力６４９を供給す
る。かくて、RAMモジユール６５０は集積回路
６４０の中に前記電力スイツチング装置６４８を
具備し、外部電源６２８に対する結合の状態にか
かわらず、電池６４６または外部電源６２８から
メモリ・アレイ６３６にある読取り書込みメモ
リ・セルに非中断電源６４９を供給する。この結
果、計算機プログラム開発と、同時に取りはずし
可能な運搬式不揮発プログラム記憶フアイルを与
えることとの両方が可能な不揮発、取りはずし可
能な、読取り書込みメモリが得られる。

好適実施例では、メモリ装置６２４は制御装置
６２０からの指令信号に応動し、したがつてメモ
リ装置６２４はとりわけ、前記指令信号の中の特
定な信号に応じ、また前記プログラム・カウンタ
６３４からの出力としての前記アドレス信号に応
じて、メモリ・アレイ６３６の多数場所へのデー
タ記憶またはそこからのデータ検索を選択的に行
う。メモリ装置６２４は、前記指令信号の中の他
の特定な信号に応動する装置であつて前記指令信
号の中の他の第１信号の受信に応じてプログラ
ム・カウンタ６３４に前記アドレス信号を記憶し
また指令プロトコールの一部として単一指令メモ
リ・サイクルで前記相当するアドレス信号を記憶
する装置を含む前記応動装置と、前記指令信号の
中の前記特定な信号に応じて制御装置６２０のク
ロツク出力６２６に同期される前記各送受信（転
送）されたデータ信号と同期して前記プログラ
ム・カウンタ６３４を選択的に自動増分する装置
とを具備する。かくて、メモリ装置６２４は、特
定の単一指令信号に応じて、そのプログラム・カ
ウンタが自動増分し、データ記憶または検索の多
数メモリ・サイクルを行う。かくて、第１指令信
号および前記プログラム・カウンタ６３４からの
相当するアドレス信号出力に応じ、メモリ装置６
２４は、単一の指令メモリ・サイクル内のみで、
多数メモリ場所からデータを出力する。好適実施
例では、２場所読取り指令信号または16場所読取
り指令信号にそれぞれ応じて、２記憶場所または
16記憶場所からデータを出力する装置がメモリ装
置６２４の内部に備えられる。さらにメモリ装置
６２４は第２指令信号および前記プログラム・カ
ウンタ６３４からの相当するアドレス信号出力に
応じて、メモリ装置６２４にあるメモリ・アレイ
６３６の内部の多数記憶場所に受信データ信号
（好適実施例では逐次転送されたデータ信号）を
記憶する。単一指令サイクルにおいて単一指令信
号に応じて多数データ信号を記憶する装置は、メ
モリ装置６２４の内部にある２記憶場所に逐次転
送された受信データを記憶するように第３指令信
号に応動する装置、およびメモリ装置６２４の内
部にある16記憶場所に逐次転送された受信データ
を記憶するように受信した第４指令（16記憶場所
指令に記憶）に応動する装置を備える。上述のよ
うに、メモリ装置６２４はメモリ・アレイ６３６
の内部に読取り専用メモリを有することがある
が、その場合「記憶場所への記憶」命令は適用で
きない。別法として、メモリ装置６２４はメモ
リ・アレイ６２６の内部に読取り書込みメモリを
有することがあり、その場合メモリ装置６２４は
指令の記憶および読取りの両方に応動する。集積
回路６４０（および前記集積回路を含むモジユー
ル６５０）の読取り専用メモリ実施例ならびに読
取り書込みメモリ実施例はおのおの、第２８Ｂ図
の集積回路６４０に相当する詳細なブロツク図お
よび対応する詳細な回路図について別々に説明さ
れる。読取り専用メモリの実施例は第２９図から
第３１図まで、第３２Ａ図から第３２Ｇ図まで、
第３３図、および第３４AA図から第３４Ｈ図ま
でに詳しく示される一方、読取り書込みメモリの
実施例は第３５〜第３７図、第３８Ａ図から第３
８Ｈ図まで、第３９図、ならびに第４０Ａ図から
第４０Ｃ図までに詳しく示されている。

第２９図には、第２８Ｂ図の取りはずし可能な
運搬式モジユール６５０に示されるような集積回
路６４０の読取り専用メモリの実施例が示されて
いる。第２９図のブロツク素子は第２８Ｂ図のブ
ロツク素子に相当し、また以下の第３１図、第３
２Ａ図から第３２Ｇ図まで、第３３図、および第
３４AA図から第３４Ｈ図までの詳細な回路図の
ブロツク素子に相当する。第３４AA図および第
３４AB図に詳しく示されるクロツク発生回路７
３０、および第３４AA図に詳しく示されるノ
ー・クロツク検出回路７４０は、第２８Ｂ図のク
ロツク発生回路６４４に相当する。第３４AA図
に詳しく示される同期回路７２０は、第２８Ｂ図
の同期回路６４２に相当する。第３４BA図に詳
しく示されるＩ／Ｏバツフア７０１は、第２８Ｂ
図のＩ／Ｏバツフア６３０に相当する。第３４
AB図に示されるＩ／Ｏ制御回路７５０は、第２
８Ｂ図のＩ／Ｏ制御回路６３３に相当する。第３
４BA図に詳しく示されるイネーブル回路７０
３、第３４BA図に詳しく示される命令デコー
ド・プログラム可能論理アレイ（PLA）７００、
第３４BB図に詳しく示される指令ラツチ７０
２、および第３４EA図に詳しく示される状態カ
ウンタ７０６ならびに制御論理７０７は、組み合
わされて第２８Ｂ図の指令デコード６３２に相当
する。命令デコードPLA７００はＩ／Ｏバツフ
ア７０１に結合されてそこから信号を受信し、さ
らにイネーブル回路７０３に結合される。さら
に、命令デコードPLA７００は指令ラツチ７０
２に結合されるとともに、状態カウンタ７０６お
よ制御論理７０７に結合される。制御論理７０７
の出力は第３２AAA図から第３２Ｆ図までに示
される通り、第２８Ｂ図のメモリ・アレイ６３６
に相当するメモリ・デコード回路７１４およびメ
モリ・アレイ・セル７３５に結合される。さらに
制御論理７０７の出力は第３４CA図から第３４
DB図までに詳しく示される通り、第２８Ｂ図の
プログラム・カウンタ６３４に相当するBCDプ
ログラム・カウンタ７０４に結合される。BCD
プログラム・カウンタ７０４からの出力はデコー
ド回路７１４に結合される。さらにBCDプログ
ラム・カウンタは、プログラム・カウンタのデー
タを転送する手段を与えるように、Ｉ／Ｏバツフ
ア７０１に結合される。第３４DA図に詳しく示
されるデータ・ラツチ７０５は第２８Ｂ図のラツ
チ６３７に相当する。データ・ラツチ７０５は
Ｉ／Ｏバツフア７０１およびデコード回路７１４
に結合される。第２９図および第３４EA図の状
態カウンタ７０６と制御論理７０７は第３０図に
一段と詳細なブロツク図で示されている。

第３０図には、第２９Ｂ図の状態カウンタ７０
６および制御論理７０７の細部ブロツクが示され
ている。状態カウンタ７０６および制御論理７０
７は第３４EA図に詳しく示される状態カウンタ
７０６と、第３４EA図に詳しく示される1/2タイ
マ回路７１３と、第３４EA図、第３４EB図なら
びに第３４Ｆ図に詳しく示される命令リセツト終
了論理回路７１１と、第３４EB図に詳しく示さ
れるアドレス・ロード論理回路７２７と、第３４
EB図に詳しく示されるROMイネーブル読取り回
路７１２と、第３４EB図および第３４Ｆ図に詳
しく示されるROM制御回路７１０と、第３４Ｆ
図に詳しく示されるデータ・ラツチ制御回路７０
９と、第３４EB図および第３４Ｆ図に詳しく示
されるアドレス制御読取り論理回路７０８とから
成つている。

第３１図には、第３２Ａ図から第３２Ｇ図まで
の図面の相互関係が示されており、これは第２８
Ｂ図のメモリ・アレイ６３６に相当する読取り専
用メモリ・アレイ・セル７３５およびそれに組み
合わされるデコード回路７１４の詳細な回路図で
ある。

第３３図には、第３４AA図から第３４Ｆ図ま
での図面の相互関係が示されており、これは第２
９図および第３０図について上述したクロツク発
生器７３０、ノー・クロツク検出器７４０、同期
回路７２０、Ｉ／Ｏバツフア７０１、Ｉ／Ｏ制御
論理７５０、イネーブル回路７０３、命令デコー
ドPLA７００、指令ラツチ７０２、状態カウン
タ７０６および制御論理７０７、データ・ラツチ
７０５、ならびにBCDプログラム・カウンタ７
０４の詳細な回路図である。第３４Ｇ図におい
て、ゼロ状態ラツチ回路機能（共通Ｉ／Ｏ母線に
すべてゼロを置くすなわちノー・オペレーシヨン
状態）は、命令リセツト終了論理回路に含まれ
る。

第３４AA図から、クロツク発生回路７３０、
同期回路７２０、ノー・クロツク検出回路７４０
およびＩ／Ｏ制御回路７５０が詳しく示されてい
る。同期回路７２０は、第２９図に示される制御
回路に結合されるチツプ・イネーブル母線に結合
する相互接続点７２２に結合される。同期回路は
同期出力７２４およびDISABLE（）信
号出力７２５，７２６を供給し、前記信号７２
４，７２５および７２６はメモリ装置６４０の他
のブロツク素子に結合する。発振回路は、制御回
路６２０からのクロツク出力に結合されるクロツ
ク信号母線に結合を与える相互接続点７３２に結
合される。クロツク発生回路７３０は発振クロツ
ク出力OSC７３３および７３４を与え、前
記信号７３３および７３４はメモリ装置６４０の
他のブロツクに結合する。クロツク発生器７３０
は前記同期信号７２４、前記DISABLE信号７２
５、および前記信号７２６を受信する
同期回路７２０に結合される。さらに、クロツク
発生器７３０はノー・クロツク検出回路７４０に
結合されて、そこからNOCLK信号７４３を受信
する。ノー・クロツク回路７４０はクロツク相互
接続点７３２に結合されて、前記NOCLK信号７
４３および信号７４４を与え、前記信号
７４３および７４４はメモリ装置６４０の他のブ
ロツクに結合し、前記信号７４３および７４４は
ノー・クロツク信号が相互接続点７３２から受信
されているとこをトルー（true）状態で表わす。
クロツク発生器７３０は前記相互接続点７３２か
らのクロツク信号の受信に応じ、またノー・クロ
ツク検出回路７４０からのノー・トルー（no−
true）NOCLK信号７４３の受信に応じて前記
OSC信号７３３および信号７３４を与える。
同期回路７２２が活性（アクテイブ）論理レベル
で前記同期信号７２４を与えるのは、相互接続点
７２２を介して活性（アクテイブ）チツプ・イネ
ーブル信号が受信されるとき、OSC信号７３３
および信号７３４が活性（アクテイブ）で
かつ循環しているとき、ならびに信号７
４４が不活性（インアクテイブ）レベルであつ
て、活性循環クロツク信号が受信されていること
を示すときである。さらに同期回路７２０が前記
DISABLE信号７２５および前記信号
７２６を与えるのは、ノー・クロツク信号が受信
されて信号７４４が活性（アクテイブ）
状態で受信されるとき、またはチツプ・イネーブ
ル信号が不活性（インアクテイブ）状態で相互接
続点７２２から受信されるときである。クロツク
発生回路７３０はさらにクロツク位相信号φ１，
φ１，φ２，２，φ３，φ４，４，φ５，φ
６，φA，，φB，，φC，，φDおよび
φDを供給する多位相クロツク発生回路を具備し
ている。クロツク発生器７３０の多位相クロツク
発生器部分は、同期信号７２４、DISABLE信号
７２５、および信号７２６を受信する
ため同期回路７２０に結合される。さらにクロツ
ク発生器７３０は、φCとφBおよびφAとφBのそ
れぞれのタイミング間に同期リンケージを与える
２個の出力信号φCならびにφAを供給す
る。Ｉ／Ｏバツフア７０１は、それぞれ受信デー
タ語の最下位ビツトから最上位ビツトにのぼつて
結合する相互接続点７４２，７４３，７４４およ
び７４５にそれぞれ結合される。相互接続点７４
２−７４５は、データ語を転送するために制御装
置６２０と結合されるＩ／Ｏ母線３３６への結合
を与える。母線３３６に現われるデータ語は、第
２６図から第２８図までについて前述した通り指
令プロトコールにしたがうように構成される。

第３４BA図から、Ｉ／Ｏバツフア７０１は受
信したデータ語を命令デコードPLA７００およ
び指令検出イネーブル回路７０３に選択結合する
相互接続点７４２−７４５からデータを受信し、
Ｉ／O1、Ｉ／O2、Ｉ／O4、およびＩ／O8を他
の内部回路接続点に転送するための追加の出力結
合を与える。相互接続点７４２−７４５からメモ
リ装置６４０の回路ブロツクの残りに対するデー
タ語の結合は、第３４AB図のＩ／Ｏ制御装置７
５０から受信されたIN信号の受信に応じて選択
的に得られる。別法として、Ｉ／Ｏバツフア７０
１はメモリ装置６４０の他の回路ブロツク素子か
ら、接続点７４６，７４７，７４８、および７４
９を介して信号を受信するが、これらの接続点は
前記受信信号をＩ／Ｏ制御装置７５０から受信し
た活性受信OUT信号に応じてそれぞれ相互接続
点７４２，７４３，７４４ならびに７４５に選択
結合する。制御母線からＩ／Ｏバツフアに受信さ
れたデータ語は、PLA指令検出イネーブル装置
７０３から受信したデコード・イネーブル信号６
９８に応じて命令デコードPLAに選択結合され
る。活性（アクテイブ）デコード信号６９８が命
令デコードPLA７００によつて受信されると、
受信したデータ語はPLAに結合され、そこで指
令プロトコール順序からの指令としてデコードさ
れる。別法として、命令デコードは探索表
（lookup table）その他の方法で行うことができ
る。命令デコードPLAの出力は、指令ラツチに
結合される出力を与えるように同期ゲートされ
る。第３４BA図および第３４BB図に示される
通り、読取り専用メモリ装置の好適実施例では、
別々の活性デコード出力として命令デコード
PLAから供給されるデコード済指令は、プログ
ラム・カウンタへのロード・アドレス（LA）、プ
ログラム・カウンタからのリード・アドレス
（RA）、メモリからのリード２データ語（R2）、
およびメモリからのリード16データ語（R16）で
ある。応用次第で追加または異なる指令デコード
が与えられる。例えば、第３８Ａ図から第３８Ｆ
図までに示されるような読取り書込みメモリ装置
の実施例では、メモリ（W2）への２個の受信デ
ータ語書込み、およびメモリ（W16）への16個の
受信データ語書込みの追加指令が与えられる。指
令ラツチ７０２は同期装置７２２に結合されてそ
こからDISABLE信号を受信し、またさらにリセ
ツト論理７１１に結合されてそこからRSTCL信
号を受信する。指令ラツチ７０２は、個々の指令
デコードおよび同期ラツチ回路７７０，７７１，
７７２ならびに７７３を備えている。ラツチ７７
０はDISABLE信号、RSTCL信号、LA信号およ
びRA信号に結合され、また前記信号に応じてイ
ネーブル装置７０３、Ｉ／Ｏ制御装置７５０およ
び他の回路素子に結合するADDならびに信
号出力を供給する。ラツチ７７１はDISABLE信
号、RSTCL信号、Ｒ２信号およびＲ１６信号を
受信するように結合され、またそれに応じて前記
イネーブル装置７０３および前記Ｉ／Ｏ制御装置
７５０、ならびに他の回路ブロツクに結合する
READおよび信号を供給する。ラツチ７
７２はDISABLE信号、RSTCL信号、およびＲ
２信号を受信するように結合され、またそれに応
じて他の回路ブロツクに結合する出力信号Ｒ２お
よび２を供給する。さらに指令ラツチ７０２
は、前記DISABLE信号および前記LA信号を受
信するように結合されるラツチ７７３を備え、か
つそれらの信号に応じてロード・プログラム・カ
ウンタ条件を表わすLOAD信号を供給するが、
前記LOAD信号は前記Ｉ／Ｏ制御装置７５０を
含む他の回路ブロツクに結合される。再び第３４
AB図において、Ｉ／Ｏ制御装置７５０は前記
ADD信号、前記信号、および前記
信号を受信する前記指令ラツチ７０２に結合され
る。さらにＩ／Ｏ制御装置７５０は、前記同期装
置７２２から前記DISABLE出力信号を受信する
ように結合される。さらにＩ／Ｏ制御装置７５０
は、前記クロツク発生器７３０から前記クロツク
信号φBおよびφDを受信するように結合される。
前記受信信号に応じて前記Ｉ／Ｏ制御装置７５０
は、出力信号IN、、OUT、およびを供
給する。これらの信号はメモリ装置６４０の他の
回路ブロツクに結合され、特に前記Ｉ／Ｏバツフ
ア装置７０１に結合される。再び第３４BA図お
よび第３４BB図において、出力バツフア７９１
が好適実施例でＩ／Ｏバツフア装置７０１に利用
されるものとして詳しく示されている。イネーブ
ル装置７０３は、前記指令ラツチ７０２からの前
記信号を受信するために結合される。さら
に前記イネーブル装置７０３は、前記同期装置７
２２からの前記DISABLE信号を受信するために
結合される。イネーブル装置７０３は、前記Ｉ／
Ｏバツフア装置７０１から受信されたデータ語の
最上位のビツトＩ／Ｏ８を、前記指令検出デコー
ド信号６９８を前記PLA７００に供給する出力
に選択結合する。信号Ｉ／Ｏ８は、クロツク発生
装置７３０からのクロツク信号（好適実施例にお
ける前記クロツク信号φ４）に応じてイネーブル
装置７０３の組合せ論理に選択ゲートされる。前
記受信信号に応じて、前記イネーブル装置７０３
は、命令デコード装置７００に前記Ｉ／Ｏバツフ
ア装置７０１から前記受信データ語を受信させか
つデコードさせるように、またそれに応じて活性
（アクテイブ）デコード制御語出力を与えるよう
に、前記指令信号デコード出力６９８を供給す
る。

状態カウンタ７０６（第３４EA図に詳しく示
されている）は命令デコード装置７００に結合さ
れて、そこからの前記LA′，RA′，Ｒ２′，およ
びＲ１６′出力を受信する。（ここで、メモリ装置
６４０の読取り書込みメモリ実施例では、状態カ
ウンタ（第３８Ｅ図の８７９）が第３８BA図に
示される読取り書込みメモリ命令指令デコード８
７２から追加のデコード信号出力Ｗ２′およびＷ
１６′を受信する。）状態カウンタ７０６に結合さ
れる命令デコード出力のどれでもが活性（アクテ
イブ）状態に進むと、状態カウンタ７０６は前記
受信クロツク発生器７３０の出力φAおよびφCに
応じて順序付けを始めるために作動される。状態
カウンタ７０６の作動は、多重点で状態カウンタ
７０６に結合されるリセツト論理７１１（第３４
Ｆ図）からのRSTSC出力信号にさらに応動する。
RSTSC信号が不活性（インアクテイブ）信号レ
ベルであり、かつ受信された指令デコード出力
LA′，RA′，Ｒ２′，またはＲ１６′，の１つが活
性信号レベルであるとき、状態カウンタ７０６は
状態カウンタ出力Ｓ０〜Ｓ７を供給し、また前記
受信されたクロツク発生器出力φAおよびφCに応
じて、要求される場合相補信号を供給する。好適
実施例における状態カウンタ７０６は２重カウン
ト状態カウンタであり、そのクロツク順次付け速
度は受信されるクロツク発生器７３０の出力φA
およびφCによつて定められる。状態カウンタ７
０６からのＳ０出力は、受信されるクロツク発生
器７３０の出力φAおよびφC′に応じて出力Ｘな
らびにＹを供給するとともに同期回路７２０から
受信された信号に応じて不活性レベル
である２除算（divide−by−two）タイマ回路７
１３に結合される。1/2タイマ回路７１３は命令
のタイミングをセツトするのに用いられる。リセ
ツト論理７１１は、第３４EA図と第３４EB図に
示される７１１Ａ，７１１Ｂおよび第３４Ｆ図に
示される７１１Ｃという３つの主な部品から成
る。リセツト論理回路７１１Ａは、指令ラツチ７
０２からのおよび２出力を受信しかつ状
態カウンタ７０６から１および５出力を受信
するように結合される。受信された命令に
応じて、リセツト論理７１１Ａは状態カウンタの
状態５（５）に同期されるRSTADD（アドレ
ス指令によるリセツト）を供給する。さらに、指
令ラツチ７０２からの活性２出力の受信に応じ
て、リセツト論理７１１Ａは状態カウンタ７０６
の第１状態（１）に同期される出力RSTR２を
供給する。リセツト論理７１１Ｂは、リセツト論
理７１１Ａからの出力信号RSTADDおよび
RSTR２を受信するように結合される。さらにリ
セツト論理７１１Ｂは、状態カウンタ７０６から
の状態７（Ｓ７）出力およびDC′（遅延出力状態
７）出力を受信するように結合される。さらにリ
セツト論理７１１Ｂは、同期回路７２０からの
DISABLE出力信号、およびクロツク発生器７３
０からのクロツク位相出力φAならびにφBを受信
するように結合される。これらの受信信号に応じ
て、リセツト論理７１１Ｂは状態カウンタ７０６
に結合するRSTSC信号を供給するとともに、指
令ラツチおよび他のブロツクに結合するRSTCL
信号出力を供給する。リセツト論理７１１Ｃの第
３副部分は、前記リセツト論理７１１Ｂからの前
記RSTCLおよび前記RSTSC出力を受信するよ
うに結合される。さらにリセツト論理７１１Ｃ
は、指令ラツチ７７３からの前記、、
および前記出力を受信し、前記同期回路
７２０からの前記DISABLE出力を受信し、また
前記クロツク発生器７３０からの前記クロツク位
相出力φAを受信するように結合される。リセツ
ト論理７１１Ｃは、それに結合される前記受信入
力に応じてセンド・ゼロ出力（）を供給する。
センド・ゼロ出力（）はゼロ・ラツチ７１１
Ｄに結合されるが、前記ゼロ・ラツチ７１１Ｄは
出力Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ４、およびＩ／
Ｏ８を供給し、前記出力は接続点７４６〜７４９
でＩ／Ｏバツフア装置７０１に結合される。ゼ
ロ・ラツチ７１１Ｄは、リセツト論理センド・ゼ
ロ・デコード回路７１１Ｃからの活性レベル・セ
ンド・ゼロ（SZ）信号出力の受信に応じて、
Ｉ／O1、Ｉ／O2、Ｉ／O4、およびＩ／O8（ノ
ー・オペレーシヨン状態）でゼロ論理レベル信号
出力を供給する。第２５図から第２８Ｃ図までに
ついて前に説明したとおり、好適実施例で用いら
れる指令プロトコールは、次の指令順序に備えて
母線プロトコールをセツト・アツプするように、
ノー・オペレーシヨン（ゼロ論理レベル）状態が
指令順序の終りに共通母線３３６に加えられるこ
とを要求する。

ロード・アドレス論理回路７２７は、前記同期
回路７２０からの前記信号出力、前記
クロツク発生器７３０からの前記φA出力、およ
び前記指令ラツチ７０２からの前記信号
を受信するように結合され、また前記受信に応じ
て、受信された状態カウンタの出力S0′、Ｓ１′、
Ｓ２′、Ｓ３′、およびＳ４′を選択ゲートし、前
記選択ゲートされた状態カウンタの出力を前記リ
ード・アドレス制御論理回路７０８に結合する。
前記ロード・アドレス論理回路７２７から受信さ
れた前記選択ゲートされた状態カウンタ出力に応
じ、また前記指令ラツチから受信されたお
よび出力に応じて、前記リード・アドレ
ス制御論理７０８はリード・アドレス１
（RADD１）、ロード・アドレス１（LADD１）、
リード・アドレス２（RADD２）、ロード・アド
レス２（LADD２）、リード・アドレス３
（RADD３）、ロード・アドレス３（LADD３）、
リード・アドレス４（RADD４）、ロード・アド
レス４（LADD４）、リード・アドレス５
（RADD５）、およびロード・アドレス５
（LADD５）の各出力を供給する。これらの出力
信号RADD１〜RADD５、およびLADD１〜
LADD５は第３４CA図から第３４DB図に詳し
く示されるプログラム・カウンタ回路７０４の制
御入力に結合される。

リードROMイネーブル回路７１２は前記状態
０（S0）出力信号を受信するために状態カウンタ
７０６に結合され、また前記RSTSC信号を受信
するためにリセツト論理７１１Ｂに結合される。
活性RSTSC信号が受信されなければ、S0出力信
号はイネーブル回路７１２の中にある内部ラツチ
をセツトする。このラツチ出力は、イネーブル回
路７１２の他の組合せ回路に同期結合される。イ
ネーブル回路７１２は、指令ラツチ７０２から前
記READ出力信号を、また２除算回路７１３か
ら前記Ｘ出力を受信するためにも結合される。前
記READ、Ｘ、およびラツチ出力信号に応じて、
イネーブル回路７１２はイネーブル・リード出力
信号（SD１）を供給する。

第３４Ｆ図に示されるデータ・ラツチ制御回路
７０９は、前記SD１出力信号を受信するために
リードROMイネーブル回路７１２に結合され、
さらに前記クロツク発生器７３０から前記φAお
よびφC出力信号を受信するために前記クロツク
発生器７３０に結合される。前記受信されたSD
１、φAおよびφC出力信号に応じて、データ・ラ
ツチ制御回路は前記データ・ラツチ７０５に結合
される出力SD２を供給する。さらにROM回路７
１０からの出力SD１もデータ・ラツチ７０５
（第３４DA図）に結合される。データ・ラツチ
制御回路７０９はさらに、前記クロツク発生器７
３０から受信したφa信号に応じ、かつ前記ROM
制御装置７１０から第1ROM制御出力Ｒ１の受
信に応じて、ロード・データ・ラツチ出力信号
（LD）を供給する装置を備えている。データ・ラ
ツチ回路７０５は、データ・ラツチ制御回路７０
９から前記LDおよびSD２出力信号を受信するた
めにデータ・ラツチ制御回路に結合される。

第３４EB図および第３４Ｆ図に示される通り
ROM制御回路７１０は、前記リセツト論理７１
１ｂに結合されて前記出力信号を受信す
るとともに、指令ラツチ７０２に結合されて前記
LOAD信号を受信し、また前記受信信号に応じ
て、ROM制御回路７１０の他の部品ならびにリ
ード・アドレス制御論理７０８に結合する出力信
号LRを供給する。さらに、ROM制御回路７１０
は同期回路７２０に結合されてそこから前記
DISABLE信号を受信するとともに、前記クロツ
ク発生器７３０に結合されて前記出力信号φB、
φB、およびφDを受信する。前記受信信号に応じ
て、前記ROM制御装置７１０は前記ROMアレ
イ７３５および前記ROMデコード７１４に結合
するプリチヤージ出力（PRE）ならびにデイス
チヤージ出力（DISCH）を供給する。さらに、
前記ROM制御回路７１０は前記Ｒ１出力を供給
する。リード・アドレス制御論理７０８はROM
制御論理７１０に結合されてそこから前記LR出
力を受信するとともに、プリチヤージ・デコード
信号（PPRE）を受信し、前記リード・アドレス
制御論理７０８は前記受信信号LRおよびPPRE
に応じて出力信号INCL１を供給する。好適実施
例では、INCL１信号はその両力がプリチヤー
ジ・デコード・トルーおよびトルー・ロード条件
を表わす論理の０レベルであるとき、活性（アク
テイブ）論理の１レベルである。

第３４CA図から第３DB図までに詳細な回路
図で示されるプログラム・カウンタ７０４は、前
記リード・アドレス制御論理回路７０１に結合さ
れて前記LADD１〜LADD５および前記RADD
１〜RADD５を受信する。さらにプログラム・
カウンタ７０４は同期回路７２０に結合されてそ
こから前記DISABLE信号を受信する。またプロ
グラム・カウンタ７０４はＩ／Ｏ制御論理７５０
にも結合されてそこから前記INおよびOUT信号
を受信する。またプログラム・カウンタ７０４は
クロツク発生器７３０にも結合されてそこからク
ロツク位相出力を受信する。最後に、プログラ
ム・カウンタ７０４はＩ／Ｏバツフア７０１に、
特にＩ／Ｏバツフア７０１の接続点７４６〜７４
９に結合されて、前記プログラム・カウンタ７０
４に対するデータの転入出を行う。プログラム・
カウンタ７０４は前記受信入力に応じて、アドレ
ス出力Ａ０〜Ａ１６ならびに相補アドレス出力
０〜１６を供給する。好適実施例では、プログ
ラム・カウンタ７０４は第３４CB図に詳しく示
される４つのBCDデイジツトを有し、各デイジ
ツトは前記受信されたRADD１〜RADD５また
はLADD１〜LADD５にそれぞれ応じて別個に
読み取られたり書き込まれる。第５のBCDの半
デイジツト位置は、第３４DB図に示される段７
０４Ｂを備えるが、この段はアドレス出力Ａ０〜
Ａ１６および０〜１６を供給する。さらに各
BCDデイジツト６９０，６９１，６９２，６９
３，および６９４はキヤリー・フオワード・イン
ヒビツト９、ならびに5BCDデイジツト段カウン
タを実行するのに必要な他の回路を含むBCDプ
ログラム・カウンタ回路を備えている。

プログラム・カウンタ装置７０４からのアドレ
ス出力Ａ０〜Ａ１６および０〜１６は、デコ
ード回路７１４に結合される。

データ・ラツチ７０５はリードROMイネーブ
ル回路７１２に結合されてそこからSD１信号出
力を受信し、またデータ・ラツチ制御回路７０９
に結合されてそこからSD２およびLD信号出力を
受信する。さらにラツチ制御回路７０９はＩ／Ｏ
バツフア７０１に、特に接続点７４６〜７４９に
結合されて、前記Ｉ／Ｏバツフア７０１と共にか
つそこからＩ／Ｏ制御母線３３６に両向性のデー
タ転送を与える。好適実施例では、ROMアレイ
７３５は主としてレイアウトおよびバー・サイズ
を考慮した８ビツト語として構成される。Ｉ／Ｏ
母線３３６は４ビツト母線であり（好適実施例に
おいて）、接続点７３６〜７４９に結合される内
部データ転送通路も４ビツト・データ通路である
（好適実施例において）ので、前記データ・ラツ
チ７０５に結合されるROM７３５から出力は４
ビツト・データ母線に選択記憶されかつ多重化さ
れなければならない。ROM７３５からの出力Ｄ
０〜Ｄ７は前記受信LD信号に応じてデータ・ラ
ツチ装置７０５に選択記憶され、出力Ｄ０〜Ｄ３
は前記受信SD１出力信号に応じて接続点７４６
〜７４９に結合する４ビツト・データ母線に選択
結合され、また前記データ・ビツトＤ４〜Ｄ７は
４ビツト・データ母線に選択結合され、そこから
前記受信SD２信号に応じて出力接続点７４６〜
７４９に結合される。

第３４Ｇ図から、前記クロツク発生器７３０に
結合する受信信号CLKおよび同期回路７２２に
結合する外部信号CE（チツプ・イネーブル）（い
ずれも第３４AA図）、ならびに受信したクロツ
クおよびチツプ・イネーブル信号から作られる内
部クロツクおよびタイミング信号、さらに第３４
AA図に示される同期回路７２０からの同期信号
出力７２４、第３４AB図に示されるクロツク発
生器７３０の出力φ１〜φ６ならびにφA〜φD、
また と の各クロツク・タイミン
グ波形が示されている。タイミング波形は、制御
回路を持つシステム内のメモリの好適実施例にお
ける単命令サイクルに対する外部および内部クロ
ツク信号の相互関係を示す。

第３４Ｈ図には、第３４AA図から第３４Ｆ図
までに用いられた論理記号が、好適実施例で使用
されたCMOS回路と対照して示されている。

第３５図には、第２８Ｂ図に示されたようなメ
モリ・モジユール６５０およびメモリ装置６４０
の読取り書込み実施例が詳細なブロツク形式で示
されている。第３５図の基本機能回路ブロツクは
大部分、第２９図の基本機能回路ブロツクと同等
であるが、好適実施例で集積回路６３０の一体部
分を構成する電力スイツチング回路９００、およ
びメモリ・モジユール６５０の一体部分を構成す
るとともに集積回路の電力スイツチング回路９０
０に結合する電池９０９が追加されている。クロ
ツク発生器９１０は第２９図のクロツク発生器７
３０と同一である。第３５図の同期回路９２０は
第２９図の同期回路７２０と同一である。第３５
図のＩ／Ｏバツフア８００は第２９図のＩ／Ｏバ
ツフア６２４と同一である。第３５図のＩ／Ｏ制
御回路８２０は第２９図のＩ／Ｏ制御回路７５０
と同一である。最後に、第３５図の状態カウンタ
８７９は第２９図の状態カウンタ７０６と同一で
ある。第３５図から第４０Ｃ図までの電気回路の
残部は、電力回路９００およびそれに関連する回
路を除き、第２９図から第３４Ｆ図までの対応す
る機能回路ブロツクおよび回路に似ており、読取
り専用メモリの代りに読取り／書込みメモリを収
容するように追加変更が行われる。第３５図の各
回路ブロツクによつて果たされる基本機能は、第
２９図の対応する回路機能ブロツクによつて果た
される機能と事実上同一である。

第３５図のクロツク発生装置９１０およびノ
ー・クロツク検出装置９１５は、Ｉ／Ｏバツフア
制御装置８２０ならびにクロツク同期回路装置９
２０と共に、第３８Ａ図に詳しく示されている。
第３５図のＩ／Ｏバツフア８００、命令指令デコ
ード装置８１０、指令検出イネーブル回路８３
０、および指令ラツチ８７０は第３８BA図なら
びに第３８BB図に詳しく示されている。第３５
図のBCDプログラム・カウンタ８４０は第３８
CA図から第３８DB図までに詳しく示されてい
る。読取り／書込みメモリ装置に記憶される語数
は読取り専用メモリ装置に比べて少ないので、プ
ログラム・カウンタ８４０（第３５図および第３
８CA図から第３８DB図まで）は5BCDデイジツ
トを含む読取り専用メモリ装置のプログラム・カ
ウンタ７０４に対向してアドレス指定の3BCDデ
イジツトを与える。第３５図のデータ・ラツチ８
４５は第３８DA図に詳しく示されている。第３
６図について下記に説明される状態カウンタ８７
９、および他の制御論理は、第３８Ｅ図ならびに
第３８Ｆ図に詳しく示されている。

第３６図には、第３５図の状態カウンタ８７９
および制御論理８８０が拡大された詳細なブロツ
ク図の形で示されている。状態カウンタ８７９は
自主機能ブロツクを保つている。制御論理８８０
は、共通母線３３６から受信された指令コードお
よびデータ信号から得られ、かつ同期回路９２０
のチツプ・イネーブル信号入力によつて同期され
る１組の受信信号に応じ、またクロツク発生器９
１０に結合される受信クロツク信号に応じて、プ
ログラム・カウンタ８４０およびメモリ８９２に
対するデータの読取りならびに書込みを制御する
多数の機能制御論理回路から成つている。制御論
理８８０はライト・アドレス制御論理８８１、リ
ード／ライト・イネーブル論理８８２、２除算
（divide by two）タイマ論理８８３、命令終了
のリセツト論理８８４、データ・ラツチ制御およ
びRAMリード／ライト論理８８５、ならびにリ
ード・アドレス制御論理８８６から成つている。
状態カウンタ８７９および制御論理８８０のサ
ブ・ブロツク８８１〜８８６は第３８Ｅ図および
第３８Ｆ図に詳しく示されている。

第３７図には、第３８Ａ図から第３８Ｈ図まで
のレイアウト相互関係が示されている。第３８Ａ
図から、同期回路９１０は受信したチツプ・イネ
ーブル信号および受信したノー・クロツク出力信
号に応じて、第３８Ａ図から第３８Ｆ図までの回
路の他の回路ブロツクに結合する同期出力、
DISABLE出力および出力を選択供給
する。クロツク発生器９１０は前記制御装置から
受信したCLK入力に応じて出力OSCおよび
を選択供給するとともに、クロツク位相発生器は
クロツク位相出力φ１〜φ６、および１〜
６、ならびにφAおよび クロツク信号を供
給し、外部制御装置からの前記受信した発振クロ
ツク入力に応じかつ同期回路９２０からの受信し
たSYNCならびにDISABLE信号に応じて前記ク
ロツク位相信号出力を選択供給する。さらにノ
ー・クロツク検出回路９１５は外部供給されたク
ロツク入力を受信するように結合され、かつそれ
に応じて前記同期回路９２０を含む他の回路ブロ
ツクに結合するNOCLKならびに信号出
力を供給する。Ｉ／Ｏバツフア制御器８２０は、
同期回路９２０からのDISABLE出力信号、クロ
ツク発生回路９１０からのφBおよびφDクロツク
出力、ならびに前記指令ラツチ８７０からの
READ、ADDおよびLOAD信号出力に応じてバ
ツフア制御信号出力IN、、OUT、、お
よびENOUTを供給する。クロツク発生器９１
０、ノー・クロツク検出回路９１５、同期回路９
２０、およびＩ／Ｏバツフア制御回路８２０は、
第３４Ａ図の対応する回路、すなわちクロツク発
生器７３０、ノー・クロツク検出回路７４０、
Ｉ／Ｏ制御回路７５０、および同期回路７２０に
それぞれ同じである。

第３８BA図において、接続点８１１，８１
２，８１３，および８１４は外部Ｉ／Ｏ通信母線
３３６に結合されて制御回路に結合する。Ｉ／Ｏ
バツフア８００は相互接続８１１〜８１４に結合
されて外部母線３３６に結合する。バツフア装置
８００の出力バツフア８０４は第３８BA図の細
部８０４に詳しく示されている。Ｉ／Ｏバツフア
８００は、指令デコード８１０および他の機能ブ
ロツク素子に結合する内部Ｉ／Ｏ母線８０２に結
合する相互接続点８０５〜８０８を与える。第３
８BA図のＩ／Ｏバツフア８００は、好適実施例
では第３４BA図のＩ／Ｏバツフア７０１と同じ
である。命令デコード装置８１０は、メモリに２
語を書込む命令（W2）およびメモリに16語を書
込む命令（W16）の追加をデコードするデコード
回路構造が追加されるほかは、第３４BA図の命
令デコード装置７００と同様である。こうして指
令デコード８１０は、活性（アクテイブ）デコー
ドイネーブル出力が活性（アクテイブ）信号レベ
ルでイネーブル装置８３０から受信されるとき、
指令母線３３６から受信したＩ／Ｏバツフア８０
０からのデコードされた受信指令に応じて、信号
出力LA，RA，Ｒ２，Ｒ１６，Ｗ２，およびＷ
１６の中の１つに活性（アクテイブ）デコードを
選択供給する。指令デコード出力LA，RA，Ｒ
２，Ｒ１６，Ｗ２，およびＷ１６は指令ラツチ８
７０に結合されるとともに、そこでデコードされ
て、指令ラツチ出力ADD、、READ、
READ、RW２、WRITE、およびLOADを供給
する。指令ラツチ出力の１つは、命令デコード装
置８１０からの前記デコードされた指令出力、前
記同期装置８２０からの前記DISABLE信号、お
よびリセツト論理８８４から受信されたRSTCL
信号に応じて選択的に活性化される。第３８BB
図の指令ラツチ８７０は、第３４BB図の指令ラ
ツチ７０２と事実上同一であるが、WRITEおよ
びRW２出力を供給する指令ラツチ・デコード回
路が追加されている。第３８BA図のイネーブル
回路８３０は第３４BA図のイネーブル回路７０
３に似ているが、イネーブル回路８３０は前記
READ、ADD、およびDISABLE信号を受信す
るほか、指令ラツチ８７０からの出力としての
WRITE信号をも入力として受信する。イネーブ
ル回路８３０は、命令デコード回路８１０が前記
受信したREAD、ADD、WRITE、および
DISABLE信号に応じて前記Ｉ／Ｏバツフア８０
０から前記データ語を受信してデコードし得るよ
うに、活性（アクテイブ）指令遷移デコード出力
信号を選択供給する。イネーブル回路３８０は、
いつたん指令順序が開始すると、それが完了する
まで、指令デコードを抑止する手段を与える。

第３８CA図および第３８CB図には、第３５図
のプログラム・カウンタ８４０が詳しく示されて
いる。プログラム・カウンタ８４０は、３つの
BCDデイジツト段８４１，８４２および８４３
から成つている。カウンタ段８４１および８４２
の回路は第３４CA図および第３４CB図のカウン
タ段６９０の回路と同じであり、第３４CA図お
よび第３４CB図に関するカウンタ段６９０の説
明はカウンタ段８４１および８４２に等しく適用
される。プログラム・カウンタ段８４３の最後の
デイジツトは第３８DB図に詳細な拡大回路図の
形で示されている。好適実施例では、プログラ
ム・カウンタ段８４３は７（２進の111）までカウ
ンントし次に０にリセツトするように設計されて
いる。これは、好適実施例において、読取り／書
込みプログラム・カウンタ８４０が０から799（10
進）までカウントするように設計されているから
である。プログラム・カウンタ８４０は第３４
CA図から第３４DB図までのプログラム・カウ
ンタ７０４と同様に、好適実施例に示されるカウ
ンタ段より多いまたは少ない複数個のカウンタ段
を含むように設計することもでき、また他のカウ
ンタ回路設計式を用いて設計することもできる。

第３８DA図に詳しく示されるデータ・ラツチ
８４５は、別々のラツチ場所における逐次記憶サ
イズ中に内部母線８０２から受信されるデータを
記憶するとともに、前記記憶された受信データを
メモリ８９２のデータ・インターフエース８９４
に出力する両方向性データ・ラツチを備えてい
る。好適実施例では、データ母線８０２は４ビツ
トであるが、記憶語サイズは８ビツトであるの
で、母線８０２からのデータのビツトのデータ・
ラツチ８４５への２回の連続転送が、１個の８ビ
ツト・データ語のメモリ８９２への転送に先立つ
て要求される。さらにデータ・ラツチ８４５は、
好適実施例において受信された８ビツト・データ
語をメモリ８９２からの出力として記憶し、また
外部母線３３６に結合するためＩ／Ｏ母線８０２
に８ビツト・データ語から一度に４ビツトを選択
転送する。データ・ラツチは第３８Ｅ図および第
３８Ｆ図に詳しく示されるデータ・ラツチ制御お
よびRAMリライト論理８８５から受信される
LRD信号に応じて、メモリ８９２からデータを
ロードし、ロードされたデータを、第３４DA図
について説明されたデータ・ラツチ７０５と同様
にSD１およびSD２信号の受信に応じて母線８０
２で多重化する。さらにデータ・ラツチ８４５
は、母線８０２から逐次転送され受信されたデー
タ語を、第３８Ｆ図に詳しく示される前記データ
制御および読取り書込み論理８８５から受信され
たLD１およびLD２信号に応じて別々のラツチに
記憶する。第３８DA図のメモリ回路８９２は、
第４０Ａ図から第４０Ｃ図までに詳しく示されて
いる。さらに第４１図は、電力スイツチング回路
９００の詳細を示す。メモリ８９２のデコード回
路８９５はプログラム・カウンタ８４０のアドレ
ス出力Ａ０〜Ａ１０に結合される。

第３８Ｅ図には、状態カウンタ８７９、読取
り／書込み回路８８２、２除算（divide−by−
two）タイマ８８３、ライト・アドレス制御論理
８８１，命令終了リセツト論理８８４、およびデ
ータ・ラツチ制御ならびに読取り／書込み論理８
８５に関する詳細な回路図が示されている。命令
終了リセツト論理８８４およびデータ・ラツチ制
御ならびに読取り／書込み論理８８５の残り部分
が第３８Ｆ図に示されている。状態カウンタ８７
９は第３４EA図の状態カウンタ７０６と同じで
あるが、指令デコード回路８１０から受信される
出力信号Ｗ２およびＷ１６が出力信号LA，RA，
Ｒ２，ならびにＲ１６（これらは状態カウンタ７
０６にも表われる）に加えて状態カウンタ８７９
に結合される。さらに詳しく述べれば、入力信号
Ｗ２およびＷ１６は、LA，RA，Ｒ２ならびに
Ｒ１６入力も結合されるNORゲート８６１の入
力に結合される。第３８Ｅ図の状態カウンタ８７
９は第３４EA図の状態カウンタ７０６と同様、
前記φA，φC，RSTSC，LA，RA，Ｒ２，Ｒ１
６，Ｗ２およびＷ１６入力信号の受信に応じて出
力Ｓ０〜Ｓ７、および０〜７を供給する。機
能的には、第３８Ｅ図および第３８Ｆ図の命令終
了リセツト論理８８４は、第３４EA図から第３
４Ｆ図までのリセツト論理７１１と事実上同一で
ある。リセツト論理８８４は、第３４EA図から
第３４Ｆ図までのリセツト論理７１１の機能サ
ブ・ブロツロツク７１１Ａ〜７１１Ｄに相当する
機能サブ・ブロツク８８４Ａ，８８４Ｂ，８８４
Ｃおよび８８４Ｄから成る。リセツト論理の各サ
ブ・ブロツクは第３４EA図から第３４Ｆ図まで
の対のサブ・ブロツクと事実上同じである。リセ
ツト論理サブ・ブロツク８８４Ａは状態カウンタ
８７９に結合され、そこから前記Ｓ５信号出力お
よび前記Ｓ１信号出力を受信する。さらにリセツ
ト論理のサブ・ブロツク８８４Ａは前記指令ラツ
チ８７０から前記ADDおよび前記RW２出力信
号を受信するように結合される。前記ADD信号
および前記Ｓ５信号に応じて、前記リセツト論理
８８４Ａは前記リセツト論理サブ・ブロツク８８
４Ｂに結合されるRSTADD信号出力を供給す
る。さらに前記RW２および前記Ｓ１信号に応じ
て、前記リセツト論理サブ・ブロツク８８４Ａは
リセツト論理８８４Ｂに結合されるRSTRW2出
力を供給する。指令ラツチ８７０からの入力信号
RW２は第３４EA図のサブ・ブロツク７１１Ａ
の入力信号Ｒ２に相当し、合成出力RSTRW２は
第３４EA図のブク７１１Ａの出力信号RSTR２
に相当し、こうして第３８Ｅ図のリセツト論理サ
ブ・ブロツク８８４Ａを生じる。第３８Ｅ図のリ
セツト論理サブ・ブロツク８８４Ｂは第３４EB
図のリセツト論理サブ・ブロツク７１１Ｂと同じ
であるが、第３４EB図のリセツト論理７１１Ｂ
の入力信号RSTR２は第３８Ｅ図のリセツト論理
サブ・ブロツク８８４ＡからのRSTRW２信号出
力に代えられている。第３４EB図のリセツト論
理のブロツク７１１Ｂについて説明されたのと同
様に、リセツト論理サブ・ブロツク８８４Ｂは、
メモリ装置にある他の回路ブロツクに結合される
RSTSC信号出力、リセツト論理サブ・ブロツク
８８４Ｃに結合される出力信号SRST、メモリ装
置の他の回路ブロツクに結合されるRSTCLを供
給するが、これらは前記クロツク発生器の出力
φAおよびφC、前記同期回路９２０からの
DISABLE信号、前記状態カウンタ８７９からの
前記Ｓ７信号出力、ならびに前記状態カウンタ８
７９からの前記φC′信号出力に応じて、前記
RSTRW２信号、前記RSTADD信号（リセツト
論理のサブ・ブロツク８８９Ａから）を入力とし
て受信するのに応動して行われる。リセツト論理
８８４Ｂの出力はメモリ装置内の他の回路ブロツ
クに結合され、メモリ装置内のリセツト手順を同
期させかつ制御する。リセツト論理サブ・ブロツ
ク８８４Ｃは前記サブ・ブロツク８８４Ｂに結合
されてそこから前記SRST出力信号および前記
RSTCL信号を受信し、前記同期回路９２０に結
合されてそこから前記DISABLE信号を受信し、
クロツク発生回路に結合されてそこから前記
BEAD、ADD、およびLOAD信号を受信する。
前記入力信号に応じて、前記リセツト・ゼロ論理
サブ・ブロツク８８４Ｃは、論理サブ・ブロツク
８８４Ｄをリセツトするために結合されるセン
ド・ゼロ信号を供給する。

プログラム・カウンタからアドレスを読み出し
たり、メモリ・アレイからデータを読み出す指令
サイクルが終つてからセンド・ゼロ信号出力
がアクテイブにされて、リセツト論理サブ・ブロ
ツク８８４Ｄ内のゼロ・ラツチが作動され、ゼロ
論理レベルの出力信号（ノー・オペレーシヨン条
件）は外部通信Ｉ／Ｏ母線３３６に結合するため
の内部Ｉ／Ｏ母線８０２に結合される。メモリ・
アレイまたはプログラム・カウンタからの読取り
指令メモリ・サイクル後にセンド・ゼロ信号
（）がアクテイブにされるのは、指令母線を利
用する最終の装置として、指令プロトコールによ
る次の指令サイクルの開始を許すためにノー・オ
ペレーシヨン条件の信号パターンを指令母線３３
６に送るのが送り回路の役目だからである。

読取り書込みイネーブル回路８８２は、前記状
態カウンンタ８７９からの前記φA信号および前
記SO信号出力の受信に応じ、また前記リセツト
論理サブ・ブロツク８８９Ｂからの前記RSTSC
信号の受信に応じて、データ・ラツチ制御回路８
８５に結合されるイネーブル出力（）を供給
する。第３８Ｅ図の２除算回路８８３は第３４
EA図の２除算回路７１３と同じであり、回路７
１３の第３４EA図に関する説明は第３８Ｅ図の
回路８８３に等しく適用される。第３８Ｅ図のア
ドレス制御論理８８６は、第３４EB図のアドレ
ス制御論理７０８と事実上同一であるが、アドレ
ス制御論理８８６はアドレス・プログラム・カウ
ンタの3BCDデイジツトを制御する一方、第３４
EB図のアドレス制御論理７０８はアドレス・プ
ログラム・カウンタの5BCDデイジツトを制御す
る。前記指令ラツチ８７０からの前記ADD信号
および前記LOAD信号、前記同期回路９２０か
らの前記DISABLE信号、前記状態カウンタ８７
９からの前記０′、１′，２′，３′、およ
びφA出力信号の受信に応じて、前記アドレス制
御論理８８６はロード・アドレス・デイジツト
１，２または３，あるいはリード・アドレス・デ
イジツト１，２または３にそれぞれ対応する信号
出力LADD１，LADD２，LADD３，RADD１，
RADD２，RADD３を供給する。出力LADD１
〜LADD３およびRADD１〜RADD３はプログ
ラム・カウンタ８４０に結合され、プログラム・
カウンタ８４０と内部Ｉ／Ｏ母線８０２との接続
を制御する。

データ・ラツチ制御論理および読取り／書込み
論理８８５は、第３８Ａ図から第３８Ｆ図までお
よび第４０Ａ図から第４０Ｃ図までの他の回路ブ
ロツク素子に結合する出力LD１，LD２，SD１，
SD２，LRD、INCL１，READRAM，ならびに
WRITERAMを供給する。論理８８５からのLD
１，LD２，SD１，SD２，およびLRD出力は第
３８Ｄ図の両方向性データ・ラツチに結合され
る。データ・ラツチおよび読取り／書込み論理８
８５は２除算タイマ８８３に結合されてそこから
前記ＸおよびＹ信号出力を受信し、読取り／書込
みイネーブル論理８８２に結合されてそこから前
記信号を受信し、クロツク同期回路９２０に
結合されてそこから前記DISABLE信号を受信
し、状態カウンタ８７９に結合されて前記φA，
φA，φC，，φB，φ３および３ならびに
SOを受信し、さらに指令ラツチ８７０に結合さ
れてそこから前記READおよびWRITE出力信号
を受信する。データ・ラツチおよび読取り／書込
みメモリ論理８８５は前記，WRITE，
READ，Ｘ，Ｙ，SO，φA，φB，φC，，
φD，φ３，３，ならびにDISABLE信号の受
信に応じて、前記出力LD１，LD２，SD１，SD
２，INCL１，LRD（ロードRAMデータ）、
READRAM，およびWRITERAMを供給する。
LD１，LD２，SD１，SD２，およびLRD出力信
号は、データ・ラツチおよびメモリ論理８８５に
結合される受信信号に応じてて、読取りおよび書
込みサイクルの間に、両方向性データ・ラツチ８
４５、選択ラツチ機能ならびに多重機能を制御す
る。データ・ラツチおよびメモリ制御論理８８５
からのREADRAM，WRITERAM，およびSD
１出力信号は第４０Ａ図から第４０Ｃ図までに示
される通りメモリ・アレイ読取り／書込み制御論
理８９７に結合される。

第３９図には、第４０Ａ図および第４０Ｂ図の
相互関係が示されている。第４０Ａ図から、メモ
リ・アレイ読取り／書込み制御論理回路８９７
は、データ・ライン・ドライブ出力信号DLDお
よび；メモリ・アレイ・アクセス制御信号
出力ACCESS，，VSS，および
ACCESS WRITE；ならびにビツト・ライン・
イネーブル出力信号BLE，，および
VSSを選択供給する。これらの出力信号は、前
記データ・ラツチおよび読取り／書込み制御論理
８８５から受信された前記信号WRITE，RAM，
READ，RAM，およびSD１、前記２除算回路８
８３からの前記Ｘ出力信号、ならびに前記状態カ
ウンタ８７９から受信された前記φB，，およ
びφC信号に応じて選択供給される。BLEおよび
BLE出力信号ならびにVSS出力信号は、第
４０Ｃ図に示される通りデコーダ装置８９５のビ
ツト・ライン・ドライバに結合されて、特定な１
組のビツト・ライン・ドライドの選択を制御す
る。メモリ・アレイ読取り／書込み制御論理８９
７からのDLDおよび出力信号はアレイ８９
０に結合されて、メモリ・アレイ８９０のデー
タ・ライン・ブースタ９４０によつて与えられる
データ・ライン転送の方向を制御する。プログラ
ム・カウンタ８４０からのアドレス入力は第４０
Ａ図から第４０Ｃ図に示される通りアドレス・デ
コード回路８８５に結合されて、第４０Ｂ図に示
される通り主RAMのグループ９５１〜９５８内
でビツト選択を与え、また第４０Ｃ図に示される
通り100RAMビツト・ラインの中の１つを選択
的に作動させる。アクセス制御論理回路８９４は
RAMグループ９５１からRAMデータ・ライン
出力８９６，８９７，および９４１を供給して、
受信アドレス入力Ａ８〜Ａ１０および８〜１
０に応じ、メモリ・アレイ読取り／書込み制御論
理８９７から受信したACCESS信号に応じ、ま
た前記データ・ラツチおよび読取り／書込み制御
論理８８５から受信した前記WRITERAM信号
出力に応じて、メモリ・アレイ８９０に選択結合
する。さらに回路８９４は、活性（アクテイブ）
WRITERAMおよび活性（アクテイブ）
ACCESS信号があるとき、前記共通母線０から
の入力データを前記RAMデータ・ライン８９６
および８９７に、またはRAMデータ・ライン９
４１に選択結合し、プログラム・カウンタ８４０
から受信したアドレス入力に応じてメモリ・アレ
イ９８０内の場所に前記共通母線からの前記受信
データ信号を記憶する。アクセス制御論理８９４
は主RAMグループについて６回ステツプされ、
各RAMグループは別の共通母線ビツト位置に結
合し、共通母線０から共通母線７まではそれぞれ
主RAMグループ９５１〜９５８に結合する。

第４１図には、メモリ装置６４０の電力スイツ
チング回路９００が詳しく示されている。ここで
Ｉ／Ｏバツフアを除くV_DDバー基板のすべての回
路は内部V_DDからの電力をオフにされる。好適実
施例では、入力接続点９６０は外部システムから
供給されるV_DD電源をRAMモジユールのスイツ
チされるV_DD電力供給回路に接続する。入力接続
点９６２は、メモリ・アレイ９８０に有効データ
を保つだけの電圧レベルで電源を供給する予備
（または補助）電池のような外部電源に接続する。
電力スイツチング回路９００は、Ｉ／Ｏバツフア
８００を除くすべての回路に結合する読み取り／
書込みメモリ装置の内部電力母線に結合される出
力９６４を供給する。最後に、入力接続点９６１
は、クロツク発生器９１０にも供給される外部供
給のクロツク入力信号を受信するように結合され
る。出力９６４は読取り／書込みメモリ装置の内
部電力母線に一定電源を供給し、入力９６０を介
して外部電源からまたは入力９６２を介して予備
電池から絶えず電力が供給される。電力スイツチ
ング回路９００は、正しい電圧レベルを入力接続
点９６０で受けるときかつ所定数のクロツク信号
がクロツク入力接続点９６１で受信されたのち、
接続点９６０で受けたシステム電源により出力９
６４へ電力を供給する。システム電源入力９６０
で不適当な電圧レベルを受けたり、入力接続点９
６０で適当な電力信号レベルを受信するが所定数
のクロツク信号がクロツク入力接続点９６１に受
信されないときは、電力スイツチング回路９００
は予備電池から入力接続点９６２を介して接続点
９６４に出力として電力を供給する。電力スイツ
チング回路９００のダイオード９６６は、システ
ム電源が出力接続点９６４に正しく結合されると
き、システム電源から予備電池を分離させる。接
続点９６０で適当な電源入力を受けかつ所定数の
クロツク・パルスを接続点９６１で受信すると、
イネーブル出力９６９はトランジスタ９７０を導
通状態にスイツチし、それによつて接続点９６０
で受けたシステム電源は読取り／書込みメモリ装
置の内部電力母線に結合する出力接続点９６４に
結合される。これが起こると、ダイオード９６６
はブロツキング機能を果たし、入力接続点９６０
に結合されるシステム電源が入力接続点９６２に
結合される予備電池より十分高い正の電圧レベル
であるので逆バイアスされる。これがそうなるの
は、入力接続点９６２に結合される予備電池が読
取り／書込み装置内のメモリ・アレイ８９０を維
持するだけの電圧レベルを供給すればよいからで
ある。しかし入力接続９６０に結合されるシステ
ム電源は、読取り／書込みメモリ装置内の論理回
路をさらに働かせねばならず、したがつて予備電
池よりも大きな正の電圧レベルでなければならな
い。ダイオード９６７はトランジスタ９７０に分
路接続されて、接続点９６０で受けた電源電圧か
らダイオード９６７の両端における電圧降下を引
いたものを出力接続点９６４に結合するが、この
結合は前記入力電圧が前記トランジスタ９７０に
よつて前記出力接続点９６４に結合される前また
は同時に行われる。ダイオード９６７は、予備電
池の電圧レベルより低い入力電圧が出力接続点９
６４に結合するのを防止するが、予備電池より高
い電圧を出力接続点９６４に結合させ、クロツク
検出回路９７２によりトランジスタ９７０の作動
を止めておく。

好適実施例では、電力スイツチング回路９００
は金属ゲートCMOS技術で作られている。さら
に好適実施例では、利用する工程はＮ基板上にＰ
チヤンネル・トランジスタを作り、ＰタンクにＮ
チヤンネル・トランジスタを作り、チツプのＮ基
板を＋Ｖすなわち内部V_DD電源に結合させる。取
りはずし可能モジユールにおいて不揮発読取り／
書込みメモリの実現に関する問題を解決するため
に、本発明の電力供給回路９００によつて下記の
特徴が与えられている。まず、予備電池用のブロ
ツキング・ダイオード（第４１図の９６６、第４
２図のＤ２）が集積回路に組み込まれ、それによ
つて１つの外部構成部品がシステムから除去され
る。次に、集積回路のスイツチング回路９００に
タイミング機能が組み込まれ、それによつて前記
スイツチング回路は、モジユールが電力を供給さ
れるシステムから抜かれたり、モジユールがシス
テムに差し込まれるが電力が主電源によつて供給
されないとき、集積回路の入力ラインの雑音を無
視し得る。この特徴は、メモリ・アレイおよび予
備電池のいずれをも保護する。第３に、プル・ダ
ウン抵抗器（第４２図のＭ８）が主電源母線
（V_DD）に結合する入力に結合される。主電源が
ターン・オフされると、特に制御される場合のほ
か、主電源母線はフロートになる。内部抵抗素子
トランジスタＭ８は、主電源がスイツチ・オフさ
れるとき主電源入力が接地（好適実施例ではV_SS）
まで引き下げられるように結合される。この特徴
は、他の方法では論理レベル（状態）のプル・ダ
ウンのこの機能を果たすために要求されるモジユ
ールまたはシステムの外部抵抗器を備える必要を
なくす。さらに、システムの電力が低下したりモ
ジユールが制御器ハウジングから抜かれるとき、
クロツク入力が接地に結合されることを保証する
ように、クロツク入力（４２図の１０００）に結
合される内部抵抗器（第４２図のＭ６）プル・ダ
ウンがある。これは、誤つたデータが回路に書き
込まれたり回路から読み出されないように不揮発
メモリ・モジユールにある読取り／書込みメモリ
が選択された状態に保たれることを保証する。こ
の特徴により、他の方法ではこの機能を果たすた
めに要求される外部プル・ダウン抵抗器がモジユ
ールまたは主システムから不要になる。さらに、
主電力供給母線（V_DD）入力および外部クロツク
入力に供給される内部抵抗器は、予備電池入力を
接地することによつてデセーブルにされる。好適
実施例では、プル・ダウン抵抗器は第４２図の
MOSトランジスタＭ７およびＭ８から成り、ト
ランジスタＭ７およびＭ８のゲートは予備電池入
力１００４V_BATに結合される。この特徴により
不揮発メモリ・モジユール内の読取り／書込みメ
モリ回路は、接続点１００４に結合される予備電
池と共に正規の予備モードにある不揮発メモリに
よつて要求される電流より少し低い電流を持つ予
備低電力モードで主電源V_DDから直接電力を供給
される。さらにスイツチング回路９００は、スイ
ツチされた供給トランジスタＭ１をバイパスし
て、集積回路内の内部バツフアに主電源V_DDを結
合する手段を与える。この特徴により、メモリ集
積回路にあるバツフアの電流容量が増加し、メモ
リ集積回路のバツフア回路が状態をスイツチする
ときメモリ集積回路の内部回路の電流スパイクが
減少する。この特徴は、メモリ集積回路のＩ／Ｏ
バツフアに結合する接続点Ｄとして第４２図に示
されている。最に、主電源V_DDが予備電池電源の
電圧レベルより大きいかぎり、予備電池電源から
電力が供給されない。

好適実施例では、スイツチング回路は５つの電
力供給作動モードの１つで作動するように設計さ
れている。これらのモードは、クロツク入力接続
点に結合されるクロツク入力信号１０００の有無
の検出、および外部電源（V_DD）接続点１００２
ならびに予備電池電源（V_BAT）接続点１００４
に現われる電圧レベルに応じる。好適実施例で
は、読取り／書込みメモリ回路に現われる内部ク
ロツクは、メモリ装置６４０に結合される外部供
給のチツプ・イネーブル信号がハイ（high）論理
レベル（すなわち１）であるときのみ活性化され
る。チツプ・イネーブル信号がロー（low）論理
レベル（すなわち０）であるときは、内部クロツ
ク位置は所定の状態にセツトされ、すべての回路
接続点は、本発明の出願人に譲渡された、「クロ
ツクドCMOS低電力予備モード」に関して
Kenneth A.Liesが1979年12月26日に出願した米
国特許出願第106429号において詳しく開示した通
り、スタテイツク論理状態にされる。接続点１０
００におけるクロツク入力信号が非循環（停止）
状態であるとき、クロツク入力接続点１０００
は、接続点プル・ダウン・トランジスタＭ７の結
果としてノー・オペレーシヨンのロー論理レベル
にされる。好適実施例における電力スイツチング
回路の５つの作動モードは下記から成る。すなわ
ち(1)スイツチング回路が活性（アクテイブ）クロ
ツクを受信するとともにV_DDの電圧レベルがV_BAT
の電圧レベルより大きい第１正常作動モード；(2)
システムが外部V_DDから電力を供給され、すなわ
ちV_DDがV_BATより大であるが接続点１０００に活
性クロツク入力信号がない第１予備モード；(3)シ
ステムが外部電源から電力を供給されない場合、
すなわちV_DDがフロートで、クロツク入力１００
０が不活性（インアクテイブ）レベルであり、し
たがつてクロツクが循環しておらず、またV_BAT
がV_DDより大であり、したがつてV_BATがメモリ回
路に全電力を供給する電力ダウン・モード；(4)回
路が活性（アクテイブ）状態において接続点１０
００でクロツク信号を受信し、V_DDがシステム電
力電圧レベルであり、かつ接続点１００４に電池
電力が供給されない第２正常作動モード；ならび
に(5)システムの活性クロツク入力がなく（１００
０におけるクロツク信号が非循環である）、予備
電池電力が供給されず、すなわちV_BAT＝V_SSで、
かつ外部電源V_DDがメモリ回路に全電力を供給す
る第２モード、から成る。

第１正常作動モードでは、スイツチング回路は
１０００で活性クロツク信号を受信してV_DD電力
およびV_BAT予備電力が現われ、V_DDはV_BATより大
きいのでV_BATはシステムへの電力供給を有効に
スイツチ・オフされる。不揮発読取り／書込みメ
モリがシステムに結合され（すなわちモジユール
が差し込まれ）て、このモジユールが入力される
と、指令はメモリ装置６４０によつて受信され実
行される。好適実施例では、最低20のクロツク入
力信号サイクルがメモリ装置６４０に出される指
令の受信前に行われなければならない。

第４２図において、接続点１０００における入
力クロツク信号がハイにスイツチされるにつれ
て、トランジスタＭ６は接続点Ａを接地するよう
に働かされる。接続点Ｃはロー論理レベルであ
り、トランジスタＭ３はターン・オフされる。接
続点１０００におけるクロツク信号がローにスイ
ツチされると、接続点Ｃはハイ論理レベルにスイ
ツチするようにされ、それによつてトランジスタ
Ｍ３はターン・オンされ、コンデンサＣ１および
Ｃ２は共に充電される。好適実施例では、コンデ
ンサＣ２はコンデンサＣ１のサイズの約1/3であ
り、接続点１０００におけるクロツク入力が低周
波数、好適実施例では100KHzの低い周波数で循
環するときでさえ、接続点Ｂの安定ロー論理レベ
ルを維持するのを助ける。接続点１０００におけ
るクロツク入力がハイ電圧（論理）レベルにスイ
ツチされると、トランジスタＭ３はターン・オフ
され、トランジスタＭ２は接続点Ｂをハイ論理レ
ベルに結合するようにスイツチする働きをする。
トランジスタＭ２およびコンデンサＣ１は、最初
の時間切れ期間を与える長いRC時定数を得るよ
うなサイズにされる。接続点１０００で約20個の
クロツク入力信号が受信されてから、接続点Ｂは
ほとんど接地近くまで放電され、トランジスタＭ
１はそれによつてターン・オンされ（作動可能と
なり）、強く駆動される。トランジスタＭ１はそ
れによつて、トランジスタＭ１が給合されるV_DD
入力１００２から前記メモリ回路の内部V_DD接続
点１０１０に完全なV_DD電圧レベルを結合する。
接続点１００２におけるV_DD信号の電圧レベルが
接続点１００４におけるV_BAT予備電力供給信号
の電圧レベルより大であり、かつ内部V_DD接続点
１０１０が接続点１００２における外部V_DD供給
にほぼ等しい場合は、ダイオードＤ２は逆バイア
スされ、接続点１００４から予備電池電力供給
V_BATによる電力が得られない。好適実施例では、
クロツク入力信号１０００および接続点１００２
におけるV_DD入力信号は、接地（V_SS）に結合す
る30MΩの抵抗器（それぞれＭ７およびＭ８）に
結合される。他の抵抗値も使用することができ
る。このような30MΩは、接続点１０００および
１００２に結合される入力信号が浮遊（非固定）
電圧レベルであるとき、入力接続点１０００およ
び１００２をロー論理レベルまでプル・ダウンさ
せる。これはスプリアス信号を電力スイツチング
回路に進ませないようにし、またそこから不揮発
メモリ装置内のメモリ回路に進ませないようにす
る。好適実施例では、トランジスタＭ７およびＭ
８はそれぞれ、接続点１０００ならびに１００２
のためのプル・ダウン機能を与える。

第２モード、すなわち予備作動モードでは、外
部電力は活性（アクテイブ）であり、V_DD入力接
続点１００２に結合され、V_DD入力接続点１００
２における入力電圧レベルはV_BAT入力接続点１
００４に現われる電圧レベルより大であり、また
クロツク入力接続点１０００に結合されるクロツ
ク入力信号は不活性（インアクテイブ）非循環レ
ベルである。命令実行サイクルの間に、データ処
理装置は予備状態にスイツチし、不揮発メモリ装
置およびデータ処理装置に結合される他の回路は
主電力供給V_DDから電力を得る。しかしこのモー
ドではシステム・クロツクの循環がなく、すなわ
ちクロツク信号は不活性（インアクテイブ）でか
つ定常状態であるので、電力スイツチング回路を
含む前記不揮発メモリ・モジユールを含め、デー
タ処理装置に結合される各回路はスタテイツク予
備モード状態にされる。正常作動の第１モードか
ら予備作動モードへ変換する場合、クロツク入力
信号１０００はサイクルを止め、ロー論理レベル
で固定する。トランジスタＭ６はターン・オフさ
れ、トランジスタＭ３はターン・オンされる。ト
ランジスタＭ２は接続点Ｂを内部V_DDレベル（接
続点１０１０に現われる）までゆつくり引き上
げ、トランジスタＭ１をターン・オフにし、内部
V_DD接続点１０１０を接地（V_SS）に放電させる。
内部V_DD接続点１０１０が電圧レベル１に達する
と、ダイオードはV_DD入力接続点１００２に現わ
れる電圧レベルを下げ、ダイオードＤ１は順バイ
アスされるようになり、電力を内部V_DD接続点１
０１０に結合する。V_DD（接続点１００２に現わ
れる電圧）がV_BAT（接続点１００４に現わる電
圧）より大であるように、外部電源がV_DD入力接
続点１００２に電圧レベルを供給するかぎり、ダ
イオードＤ２は逆バイアス条件に保たれ、V_BAT
供給からV_BAT入力接続点１００４へ電力は与え
られない。

第３モード、すなわち電力低下モードでは、外
部電力は不活性（インアクテイブ）であり、入力
接続点１００２に供給される不定（浮遊）電圧レ
ベル信号を結合する。さらに、入力接続点１００
０に結合されるシステム・クロツクは、電力スイ
ツチング回路に入力クロツクが現われないような
不活性（インアクテイブ）非循環モードである。
このモードでは、V_BAT入力接続点１００４に結
合される予備電池電源がシステムに全電力を供給
する。このモードは、不揮発読取り書込みメモ
リ・モジユールが、計算器内でのように、データ
処理装置に結合する差込形メモリ・モジユールと
して用いられるとき、特に重要である。この実施
例では、不揮発メモリ集積回路（好適実施例の電
力スイツチング回路を含む）と共に、V_BAT入力
接続点１００４に結合される予備電池電源が実装
される。データ処理装置がスイツチ・オフされる
と、入力接続点１００２に結合される外部電源
V_DDは切り離され、V_DD入力１００２に結合する
信号の電圧レベルは浮遊するが、V_DD入力接続点
１００２に現われる電圧レベルはプル・ダウン抵
抗負荷トランジスタＭ８によつて接地まで引き下
げられる。不揮発メモリ装置、特に電力スイツチ
ング回路は予備電力低下モードに自動的にスイツ
チする。接続点１００２に結合される外部供給の
システム電力がターン・オフされると、トランジ
スタＭ８は抵抗プル・ダウンとして働き、入力接
続点１００２を接地レベル（V_SS）まで引き下げ
る。接続点１０１０における内部V_DD電圧レベル
が外部V_DD入力１００２における電圧レベルと一
致して降下する（大きさが減少する）のは、トラ
ンジスタＭ１が第３モード、すなわち電力低下モ
ードへの初期スイツチングにより一時作動状態を
保つからである。入力接続点１００２および内部
V_DD入力接続点１０１０における電圧は、予備電
池電源を入力接続点１００４を介して内部V_DD入
力接続点１０１０に結合し、それによつて不揮発
メモリ装置内のメモリ・アレイに電力を供給する
ように、ダイオードＤ２がターン・オン（順バイ
アス）されるまで減少する。トランジスタＭ１が
ターン・オンに保たれるかぎり、トランジスタＭ
８はシステムのV_DD入力接続点１００２を接地レ
ベル（V_SS）まで下げることができない。しかし
時間の１周期がたつてから、トランジスタＭ２は
コンデンサＣ１を接続点１０１０における内部
V_DD入力電圧レベルまで充電し、それによつてト
ランジスタＭ１をターン・オフにし、それによつ
てトランジスタＭ８は外部システムV_DD入力接続
点１００２を接地電圧レベル（V_SS）まで下げる
ことができる。ダイオードＤ３は、トランジスタ
Ｍ４に結合されるV_DD入力接続点１００２におけ
る正電圧レベルの損失によりトランジスタＭ４が
ターン・オフされるとき、接続点Ｃにトラツプさ
れる残りの電荷を放電するような漏洩通路を与え
る。トランジスタＭ１およびＭ３がターン・オフ
にされると、接続点１０１０における内部V_DD電
圧レベルはV_DD入力接続点１００２から（外部シ
ステムから）隔離され、予備電池電源V_BATはダ
イオードＤ２を通してメモリ回路の残部に必要な
電流（漏洩）を供給する。不揮発メモリ・モジユ
ールがいまデータ処理装置から抜かれると、トラ
ンジスタＭ７およびＭ８は入力接続点１０００な
らびに１００２をそれぞれ接地レベルに保ち、そ
れによつて接続点１００４に結合される予備電池
電源および接続点１０１０に現われる内部V_DD電
源は外部環境から隔離され、接続点１０００およ
び１００２におけるスプリアス・クロツク入力な
らびにV_DD入力がそれぞれ防止される。

第４作動モードすなわち第２正常作動モード、
および第５作動モードすなわち第２予備モードで
は、予備電池がV_BAT入力接続点１００４に結合
されず、V_BAT入力接続点１００４は集積回路接
地接続点V_SS１００６に結合される。V_BAT入力接
続点１００４における電圧レベルはV_SSレベルで
あり、それによつて抵抗負荷素子トランジスタＭ
７およびＭ８は作動しなくなる。さらに、V_DD入
力接続点１００２に結合される外部電源が生き、
接続点１００２に結合される。第４モードすなわ
ち第２正常作動モードでは、不揮発メモリ装置
は、外部供給電源V_DDが必ず常に活性（アクテイ
ブ）であるとされるデータ処理装置に利用され
る。V_BAT入力接続点１００４を接地することに
よつて、トランジスタＭ７およびＭ８は作動を止
められ、集積回路の消費電力が減少される一方、
不揮発メモリ装置は第１モードすなわち第１正常
作動モードの場合のように働く。第５モードすな
わち第２予備モードでは、クロツク入力は現われ
ず、入力接続点１０００に結合するクロツク信号
は不活性非循環モードである。トランジスタＭ１
はクロツク検出回路による短時間の遅延後に作動
を止められ、それによつて内部V_DD接続点１０１
０のＭ１を介してV_DD入力接続点１００２への結
合が除去される。V_BAT入力接続点１００４は接
地に結合されるので、ダイオードＤ２はこのモー
ドでは逆バイアスに保たれる。接続点１０１０に
おける電圧が１個のダイオードの電圧降下をV_DD
入力接続点１００２における電圧レベル以下に降
下させるにつれて、ダイオードＤ１は順バイアス
されるようになり、それによつて入力接続点１０
０２に現われる電圧は内部V_DD接続点１０１０に
結合される。第５モードは、接続点１００２に結
合される主V_DD電源が必ず存在するとされる装置
にのみ利用されるので、予備電池電源は不要であ
る。このような条件の下で、第５モードは第２モ
ードすなわち予備モードおよび第３モードすなわ
ち電力低下モードと並んで、システムの不揮発メ
モリにオン・ボード（on−board）として組み合
わせ使用される。入力接続点１０００に結合され
るクロツク信号が不活性（インアクテイブ）にス
イツチして循環を止めると、トランジスタＭ１は
ターン・オフされ、電力は第２モードの予備モー
ドと同様、ダイオードＤ１を介して内部V_DD接続
点１０１０に供給されるが、ただしこの場合トラ
ンジスタＭ７およびＭ８はターン・オフされ、そ
れによつて第２モードに比べて第５モードで消費
される電力は減少する。

第４３図には、第４２図の回路の断面が示され
ている。第４３図に示されるような好適実施例で
は、電力スイツチング回路は金属ゲートCMOS
技術で設計されているが、他のMOSおよびバイ
ポーラ技術も本発明と共に利用される。好適実施
例では、Ｎ−チヤンネルのデバイス（ダイオード
Ｄ３、トランジスタＭ３，Ｍ５，Ｍ６、およびＭ
８）はＰタンク１０３０内に作られ、またＰチヤ
ンネルのデバイス（ダイオードＤ１およびＤ２、
ならびにトランジスタＭ１，Ｍ２およびＭ４）は
Ｎ基板１０４０内に作られる。Ｎ基板１０４０
は、電力スイツチング回路用の内部V_DD電源接続
点１０１０を構成する。

本発明は特定の実施例について開示されたが、
本発明が特許請求の範囲に示されたような本発明
の範囲内で他の実施例、装置、回路、および技術
に利用されることは当業者によつて理解される。
以上の説明に関して更に以下の項を開示する。

(1) 入力データ信号を受信する装置を含む、指
令、アドレス、およびデータの諸信号を選択出
力する制御装置と、制御装置に結合されて前記
指令信号のそれぞれ１つに応じて固定した１組
のアクテイブデコード出力の１つを選択供給す
る命令デコード装置と、前記制御装置および前
記命令デコード装置に結合されて前記指令、ア
ドレスおよびデータの諸信号に応じてデータを
選択記憶検索するメモリ装置と、前記固定した
１組のアクテイブデコード出力の前記１つに応
じて固した１組のメモリ制御順序の１つにより
前記メモリ装置を循環させる装置と、を含んで
成るデータ処理装置。

(2) 第(1)項記載によるデータ処理装置であつて、
さらに、前記アクテイブデコード出力の第１出
力に応じて多数記憶場所にデータを記憶させる
前記メモリ装置内の第１装置を含むことを特徴
とする前記データ処理装置。

(3) 第(1)項記載によるデータ処理装置であつて、
さらに、前記アクテイブデコード出力の第２出
力に応じて多数記憶場所からデータを検索する
前記メモリ装置内の第２装置を含むことを特徴
とする前記データ処理装置。

(4) 第(2)項記載によるデータ処理装置であつて、
さらに前記アクテイブデコード出力の第３出力
に応じて前記出力アドレス信号を選択記憶する
装置を持つ、前記制御装置および前記命令デコ
ード装置に結合されるプログラム・カウンタ装
置を含むことを特徴とする前記データ処理装
置。

(5) 第(4)項記載によるデータ処理装置において、
前記プログラム・カウンタ装置がさらに、前記
第３アクテイブデコード出力に応じて前記各出
力データ信号と同期して周期的に前記プログラ
ム・カウンタを選択増分させる装置を含むこと
を特徴とする前記データ処理装置。

(6) 第(5)項記載によるデータ処理装置において、
前記プログラム・カウンタ装置がさらに、前記
アクテイブデコード出力の第４出力に応じて記
憶されたアドレスを選択出力する装置を含むこ
とを特徴とする前記データ処理装置。

(7) 第(3)項記載によるデータ処理装置であつて、
さらに、前記アクテイブデコード出力の第５出
力に応じて前記受信したアドレス信号を選択記
憶する装置を含む前記制御装置および命令デコ
ード装置に結合されるプログラム・カウンタ装
置と、前記第５アクテイブデコード出力に応じ
て前記各入力データ信号と同期して周期的に前
記プログラム・カウンタを選択増分させる装置
とを含むことを特徴とする前記データ処理装
置。

(8) 第(7)項記載によるデータ処理装置において、
前記プログラム・カウンタ装置がさらに、前記
アクテイブデコード出力の第６出力に応じて前
記記憶されたアドレスを選択出力する装置を含
むことを特徴とする前記データ処理装置。

(9) 第(3)項記載によるデータ処理装置において、
前記制御装置を循環させる前記装置が前記第２
アクテイブデコード出力に応じてメモリ装置内
の多数記憶場所からデータを選択出力する装置
を含むことを特徴とする前記データ処理装置。

(10) 第(9)項記載によるデータ処理装置において、
前記制御装置を循環させる前記装置が前記アク
テイブデコード出力の第７出力に応じて２つの
記憶場所からデータを出力する装置を含むこと
を特徴とする前記データ処理装置。

(11) 第(9)項記載によるデータ処理装置において、
前記制御装置を循環させる前記装置が前記アク
テイブデコード出力の第８出力に応じて16個の
記憶場所からデータを出力する装置を含むこと
を特徴とする前記データ処理装置。

(12) 第(2)項記載によるデータ処理装置において、
前記制御装置を循環させる前記装置が前記第１
アクテイブデコード出力に応じてメモリ装置内
の多数記憶場所に逐次転送されたデータを選択
記憶する装置を含むことを特徴とする前記デー
タ処理装置。

(13) 第(12)項記載によるデータ処理装置におい
て、前記制御装置を循環させる前記装置が第９
アクテイブデコード出力に応じてメモリ装置内
の２個の記憶場所に逐次転送されたデータを選
択記憶する装置を含むことを特徴とする前記デ
ータ処理装置。

(14) 第(12)項記載によるデータ処理装置におい
て、前記制御装置を循環させる前記装置が第10
アクテイブデコード出力に応じてメモリ装置内
の16個の記憶場所に逐次転送されたデータを選
択記憶する装置を含むことを特徴とする前記デ
ータ処理装置。

(15) 第(3)項記載よるデータ処理装置において、
メモリ装置がさらに、前記指令およびアドレス
信号に応じてデータを選択出力する読取り専用
メモリ装置を含むことを特徴とする前記データ
処理装置。

(16) 第(3)項記載によるデータ処理装置におい
て、メモリ装置がさらに、前記指令およびアド
レス信号に応じて前記データ信号を選択出力す
る読取り／書込みメモリ装置を含むことを特徴
とする前記データ処理装置。

(17) 第(2)項記載によるデータ処理装置におい
て、メモリ装置がさらに、前記指令およびアド
レス信号に応じて前記受信データ信号を選択記
憶する読取り／書込みメモリ装置を含むことを
特徴とする前記データ処理装置。

(18) 第(1)項記載によるデータ処理装置であつ
て、さらに、アクテイブおよびインアクテイブ
イネーブル信号を出力する前記制御装置内のメ
モリ制御装置と、前記命令デコード装置を前記
指令信号を応動させるように前記アクテイブイ
ネーブル信号に応じる前記命令デコード装置を
持つ装置とを含むことを特徴とする前記データ
処理装置。

(19) 第(4)項または第(7)項記載によるデータ処理
装置において、前記メモリ装置、前記命令デコ
ード装置、および前記プログラム・カウンタ装
置が前記制御装置から分離できる取はずし可能
なハウジング内に置かれることを特徴とする前
記データ処理装置。

(20) 第(1)項記載によるデータ処理装置であつ
て、さらに、入力信号を供給する入力装置と、
前記入力装置に結合される制御装置内にあつて
前記入力信号に応じる出力データ信号を選択供
給する処理装置と、前記処理装置に結合されて
前記出力データ信号に応じオペレータに一定の
条件を選択表示する出力装置とを含むことを特
徴とする前記データ処理装置。

(21) 第（20）項記載によるデータ処理装置であ
つて、電子式計算機を構成することを特徴とす
る前記データ処理装置。

(22) 主電源と提給する第１電力装置と、電力が
供給されるかぎりデータ信号を記憶および検索
する読取り／書込みメモリ装置と、第１電力装
置およびメモリ装置に結合される第２電力装置
であつて、第２電源を提給する予備電力装置お
よび第１電力装置または予備電力装置からメモ
リ装置に電力を絶えず供給する制御装置を持つ
前記第２電力装置と、を含む不揮発メモリ装
置。

(23) 第（22）項記載による不揮発メモリ装置で
あつて、さらに、クロツク信号出力を供給する
ために第２電力装置に結合されるようになつて
いるクロツク装置を含み、前記第２電力装置は
前記第１電力装置が前記第２電力装置に結合さ
れかつ所定数のクロツク信号が前記クロツク装
置から受信されるときに前記第１電源から電力
を供給し、また前記第２電力装置は前記第２電
力装置が前記第１電力装置に結合されなかつた
り、前記第２電力装置が前記第１電力装置に結
合されるが前記所定数のクロツク信号が未だ受
信されないとき、前記第２電源から電力を供給
する、ことを特徴とする前記不揮発メモリ装
置。

(24) 第（22）項記載による不揮発メモリ装置で
あつて、さらに、刺激に応じて入力データ信号
を選択供給する入力装置と、受信した出力デー
タ信号に応じる出力を選択供給する出力装置
と、第１電力装置、入力装置、および出力装置
に結合されて前記入力データ信号に応じて前記
表示装置に前記出力データ信号を選択出力する
処理装置とを含むことを特徴とする前記不揮発
メモリ装置。

(25) 第（22）項記載による不揮発メモリ装置で
あつて、さらに、前記第２電力装置を前記主電
力装置に選択結合する装置を含むことを特徴と
する前記不揮発メモリ装置。

(26) 第（25）項記載による不揮発メモリ装置に
おいて、第１電力装置がハウジング内にあり、
前記ハウジングは差込形モジユールを受けるコ
ンパートメントを備え、また前記差込形モジユ
ールは前記第２電力装置および前記メモリ装置
から成つていることを特徴とする前記不揮発メ
モリ装置。

(27) 第（24）項記載による不揮発メモリ装置で
あつて、さらに、選択信号を出力する第１装置
と、指令信号を出力する第２装置と、前記第１
装置および前記第２装置に結合されて、前記出
力アドレス信号を選択記憶する装置、ならびに
前記指令信号の選択された１つおよび前記選択
信号の選択された１つに応じて記憶信号を選択
出力する装置を持つ、前記メモリ装置内の指令
デコード装置と、を含むことを特徴とする前記
不揮発メモリ装置。

(28) 第（27）項記載による不揮発メモリ装置に
おいて、前記第１装置はクロツク信号を出力す
る装置を含み、前記装置は前記指令デコード装
置による前記指令信号の前記選択された１つの
デコードに応じる順序で開始される、前記クロ
ツク信号と同期してアドレスおよびデータ信号
を出力する装置を含む、ことを特徴とする前記
不揮発メモリ装置。

(29) 外部電源に結合する第１結合装置と、予備
電源と、連続電源が結合されるかぎり不揮発デ
ータを記憶する読取り／書込みメモリ装置と、
前記第１結合装置および前記予備電源に結合さ
れて、前記外部電源または前記予備電源から前
記読取り／書込みメモリ装置に前記連続電源を
結合する電力スイツチング回路装置とを含む不
揮発読取り／書込みメモリ・モジユール。

(30) 第（29）項記載によるメモリ・モジユール
において、前記電力スイツチング回路は前記外
部電源の電圧が所定の電圧レベルに達してその
電圧レベルを保つようになつたときから所定の
時間がたつてから、前記外部電源に前記メモリ
装置を選択結合する装置を含むことを特徴とす
る前記メモリ・モジユール。

(31) 第（30）項記載によるメモリ・モジユール
において、所定の電圧レベルが予備電源の電圧
レベルより高いことを特徴とする前記メモリ・
モジユール。

(32) 指令、データ、およびアドレスの各出力信
号を選択出力する処理装置であつて、データお
よびアドレス入力信号を受信する装置を持つ前
記処理装置と、前記処理装置に結合されて前記
指令出力信号の第１信号に応じて前記処理装置
にデータを選択出力するメモリ装置と、を含む
ことを特徴とするデータ処理装置。

(33) 第（32）項記載によるデータ処理装置にお
いて、前記指令、アドレスおよびデータ信号の
１個だけが任意な時間に出力され、前記信号は
指令生起順序で逐次生じることを特徴とする前
記データ処理装置。

(34) 第（33）項記載によるデータ処理装置にお
いて、メモリ装置はさらに、前記指令信号の前
記第１信号に応じて前記データ入力信号として
記憶装置から前記データを選択出力する読取り
専用メモリ装置と、前記指令信号の前記第１信
号に応じて前記データ入力信号として記憶装置
から前記データを出力する装置、および前記指
令ならびにアドレス信号の第２信号に応じて前
記受信したデータ出力信号を記憶する装置を持
つ読取り／書込みメモリ装置と、を含むことを
特徴とする前記データ処理装置。

(35) 第（33）項記載によるデータ処理装置にお
いて、前記メモリ装置は前記指令信号の第２信
号に応じて前記アドレス出力を選択記憶するプ
ログラム・カウンタ装置を含むことを特徴とす
る前記データ処理装置。

(36) 第（35）項記載によるデータ処理装置にお
いて、前記処理装置が前記アドレス信号を逐次
伴う前記指令信号を出力する装置を含むことを
特徴とする前記データ処理装置。

(37) 第（36）項記載によるデータ処理装置にお
いて、前記プログラム・カウンタ装置が前記指
令信号の第３信号に応じて前記アドレス入力信
号を選択出力する装置を含むことを特徴とする
前記データ処理装置。

(38) 第（32）項記載によるデータ処理装置であ
つて、さらに、入力刺激に応じて入力信号を供
給するため前記処理装置に結合される入力装置
と、受信した表示データ信号の視覚ないし聴覚
表示を供給するため前記処理装置に結合される
出力装置とを含み、前記処理装置は前記入力信
号に応じる前記表示データ信号を選択出力する
装置を含むことを特徴とする前記データ処理装
置。

(39) 第（38）項記載によるデータ処理装置であ
つて、さらに、前記処理装置、前記メモリ装
置、および前記出力装置に結合されて前記デー
タ処理装置を作動させる電力信号を供給する電
力装置を含むことを特徴とする前記データ処理
装置。

(40) 第（39）項記載によるデータ処理装置にお
いて、前記処理装置、前記メモリ装置、前記出
力装置、前記入力装置、および前記電力装置が
共に結合されて電子式計算機を構成することを
特徴とする前記データ処理装置。

(41) 指令信号に応じて共通母線にアドレスおよ
びデータ信号を選択出力する装置を含む、前記
共通母線により前記指令信号を送信する処理装
置であつて、前記指令、アドレス、およびデー
タ信号出力の１つだけが指令生起順序で任意な
ある時間に前記共通母線に現われる前記処理装
置と、メモリ装置であつて、前記指令信号に応
じて指令検出信号を出力する指令検出装置、お
よび前記指令検出装置に結合されて前記指令信
号および前記指令検出信号に応じ前記データ信
号を記憶したり検索するようメモリ装置を働か
せるデコード装置を含む、前記共通母線に結合
されて前記データ信号を記憶したり検索する前
記メモリ装置とを含むメモリ・インターフエー
ス装置。

(42) 第（41）項記載によるメモリ・インターフ
エース装置において、前記指令検出装置は前記
母線に現われる前記指令信号の指令開始遷移の
検出に応じて前記指令検出信号を出力する装置
を含むことを特徴とする前記メモリ・インター
フエース装置。

(43) 第（41）項記載によるメモリ・インターフ
エース装置であつて、さらに、前記記指令信号
に応じて前記共通母線に前記メモリ装置内のデ
ータ母線、アドレス母線および制御母線の１つ
を選択結合する、前記デコード装置内のサイク
ル順序装置を含むことを特徴とする前記メモ
リ・インターフエース装置。

(44) 第（41）項記載によるメモリ・インターフ
エース装置において、前記デコード装置は前記
指令信号の１つに応じて前記共通母線に前記メ
モリ装置からの記憶データを選択出力する装置
を含むことを特徴とする前記メモリ・インター
フエース装置。

(45) 第（41）項記載によるメモリ・インターフ
エース装置において、前記デコード装置は前記
指令信号の前記１つの信号に応じて前記メモリ
装置内の多数場所から記憶データを出力する装
置を含むことを特徴とする前記メモリ・インタ
ーフエース装置。

(46) 第（41）項記載によるメモリ・インターフ
エース装置において、前記デコード装置は前記
指令信号の前記第２信号に応じて前記メモリ装
置に前記データ信号を選択記憶する装置を含む
ことを特徴とする前記メモリ・インターフエー
ス装置。

(47) 第（46）項記載によるメモリ・インターフ
エース装置において、デコード装置はさらに前
記指令信号の前記第２信号に応じてメモリ装置
内の多数場所に前記データ信号の受信信号を逐
次記憶する装置を含むことを特徴とする前記メ
モリ・インターフエース装置。

(48) 第（41）項記載によるメモリ・インターフ
エース装置において、前記メモリ装置が読取り
専用メモリから成ることを特徴とする前記メモ
リ・インターフエース装置。

(49) 第（41）項または第（42）項記載によるメ
モリ・インターフエース装置において、前記メ
モリ装置が読取り／書込みメモリを有すること
を特徴とする前記メモリ・インターフエース装
置。

(50) 第（41）項記載によるメモリ・インターフ
エース装置において、前記メモリ装置が別体の
読取り専用メモリおよび読取り／書込みメモリ
を有することを特徴とする前記メモリ・インタ
ーフエース装置。

(51) データ、アドレス、および指令コードの各
出力信号を供給する装置ならびにデータおよび
アドレス入力信号を受信する装置を含む第１装
置と、指令コード出力信号のそれぞれ１つのデ
コードに応じて複数個のデコード出力からアク
テイブデコード出力を選択供給するデコード装
置および第１活性デコード出力に応じて第１選
択場所から前記データ入力信号を選択出力する
装置を持つ、前記指令コード、データおよびア
ドレスの各出力信号を受信する前記第１装置に
結合される第２装置と、を含むデータ処理装
置。

(52) 第（51）項記載によるデータ処理装置にお
いて、前記第２装置がさらに、第２アクテイブ
デコード出力に応じて前記アドレス入力信号を
選択出力する装置を含むことを特徴とする前記
データ処理装置。

(53) 第（51）項記載によるデータ処理装置にお
いて、前記第２装置がさらに、第３アクテイブ
デコード出力に応じて前記アドレス出力を選択
記憶する装置を含むことを特徴とする前記デー
タ処理装置。

(54) 第（52）項記載によるデータ処理装置にお
いて、前記第２装置がさらに、第３アクテイブ
デコード出力に応じて前記アドレス出力を選択
記憶する装置を含むことを特徴とする前記デー
タ処理装置。

(55) 第（51）項または第（52）項記載によるデ
ータ処理装置において、前記第２装置がさら
に、前記第４アクテイブデコード出力に応じて
選択された場所にデータ信号出力を選択記憶す
る装置を含むことを特徴とする前記データ処理
装置。

(56) 第（53）項記載によるデータ処理装置にお
いて、前記第２装置がさらに、前記第４アクテ
イブデコード出力に応じて選択された場所にデ
ータ信号出力を選択記憶する装置を含むことを
特徴とする前記データ処理装置。

(57) 転送通路を与える母線装置と、母線装置に
結合されて母線装置によりアドレス、データ、
および指令群信号を選択送受信する処理装置で
あつて、前記信号の１つだけが任意の与えられ
た時間は母線装置により転送される前記処理装
置と、前記母線装置に結合されて前記指令信号
に応じ１組のメモリ・サイクルの１つを選択記
憶出力するメモリ装置と、前記母線装置に結合
されて前記転送通路の信号レベルを転送が行わ
れないとき第１論理レベル不履行状態にさせる
第１装置と、前記転送通路の信号レベルの前記
不履行状態から、前記転送路の少なくとも１つ
が前記不履行状態の前記第１論理レベルから第
２論理レベルへスイツチングしている転送路論
理レベルの指令サブセツトへの遷移の検出に応
じて指令サイクル信号を出力する第２装置と、
前記メモリ装置、前記母線装置、および前記第
２装置に結合されて前記指令サイクル信号なら
びに前記指令群信号に応じ前記メモリ装置に前
記メモリ・サイクルの組の前記１つのサイクル
を実行させる装置と、を含むデータ処理装置。

(58) 第１電源を供給する第１電力装置と、第１
電力装置に結合する第２電力装置であつて、第
２電源を供給する装置、および第１電源または
第２電源から絶えず電力出力を供給する装置を
持つ前記第２電力装置と、を含む電力制御装
置。

(59) 第（58）項記載による電力制御装置であつ
て、さらに、第２電力装置に結合されるように
なつていてクロツク信号を供給するクロツク装
置と、第１電力装置が第２電力装置に結合され
かつ所定数のクロツク信号が受信されるとき、
第１電源から前記電力出力を供給する第２電力
装置内の第３装置と、を含むことを特徴とする
前記電力制御装置。

(60) 第（58）項記載による電力制御装置におい
て、第２電力装置は第２電力装置が第１電力装
置に結合されないとき第２電源から前記電力出
力を供給する第４装置、および第２電力装置が
第１電力装置に結合されるが所定数の前記クロ
ツク信号が受信されないとき前記第２電源から
前記電力出力を供給する装置を含むことを特徴
とする前記電力制御装置。

(61) 第（60）項記載による電力制御装置におい
て、第１電力装置およびクロツク装置は差込形
モジユールを受けるコンパートメントを持つ第
１ハウジング内にあり、また前記第２電力装置
は前記差込形モジユールを成すハウジング内に
ある、ことを特徴とする前記電力制御装置。

(62) 第（58）項記載による電力制御装置であつ
て、さらに、第２電力装置に結合するようにな
つていてクロツク信号を供給するクロツク装置
を含み、第２電力装置は第１電力装置が第２電
力装置に結合されかつクロツク信号が所定の時
間絶えず受信されるとき第１電源から電力を供
給する装置を含む、ことを特徴とする前記電力
制御装置。

(63) 第（62）項記載による電力制御装置におい
て、第２電力装置は第２電力装置が第１電力装
置に結合されないとき第２電源から電力を供給
する装置、および第２電力装置が第１電力装置
に結合されるがクロツク信号が所定の時間絶え
ず受信されないとき前記第２電源から電力を供
給する装置を含むことを特徴とする前記電力制
御装置。

(64) 第（63）項記載による電力制御装置であつ
て、さらに、前記第１電源の電圧レベルが第２
電源の電圧レベルより低いとき前記電力出力か
ら前記第１電源を分離させる装置を含む、前記
第１および第２電源に結合される回路と、前記
第１電源の電圧レベルが前記第２電源の電圧レ
ベルより高いとき前記所定の時間中に前記第１
電源を前記電力出力に結合する装置と、を含む
ことを特徴とする前記電力制御装置。

【図面の簡単な説明】

第１図は本発明を実施する形の携帯式電子計算
器の斜視図である。第２図は第１図の発明の好適
な実施例における主構成部品の配置を示す第１図
の計算器の底面図である。第３図は計算器ハウジ
ング内の構成部品の相対配置の詳細を示す第１図
および第２図の計算器システムの側面図である。
第４Ａ図から第４Ｄ図までは本発明を利用するモ
ジユール式システム設計の代替実施例の機能ブロ
ツク図である。第５Ａ図から第５Ｃ図までは第２
図の計算器で実施された第４Ａ図および第４Ｂ図
のモジユール式計算器システムの好適な実施例の
詳細な概略論理図である。第６図から第８図まで
は３レベル・モジユール式レイアウト縮小を示す
第４Ａ図から第４Ｄ図までの制御装置３０のモジ
ユール式制御器集積回路の好適な実施例のバー・
レイアウトのブロツク図である。第９図は集積回
路のバー・サイズに対してプロツトされたスライ
ス当たりの歩留まりおよびバー当たりの費用を示
す組合せ軸グラフである。第１０図は第６図から
第８図までの集積回路設計に適用された半導体学
習曲線を示す費用対累積量のプロツトである。第
１１図は第６図から第８図までについて説明され
たモジユール式集積回路の製法を示すフローチヤ
ートである。第１２Ａ図および第１２Ｂ図は各バ
ツフアが第４Ａ図から第４Ｄ図までの制御器集積
回路３０に用いる個々のアドレス・デコード論理
回路と組み合わされたモジユール式メモリ・マツ
プＩ／Ｏ相互接続システムの詳細な機能ブロツク
図である。第１３Ａ図および第１３Ｂ図は第４Ａ
図から第４Ｄ図までの制御器３０ならびに第６図
から第８図までのモジユール式集積回路設計に使
用されるプログラム可能なピンアウト相互接続装
置の機能ブロツク図である。第１４Ａ図および第
１４Ｂ図は共に第１２Ａ図と第１２Ｂ図ならびに
第１３Ａ図と第１３Ｂ図について説明されたモジ
ユール式制御器集積回路におけるメモリ・マツプ
Ｉ／Ｏの好適な実施例のブロツク図である。第１
５図は第１６Ａ図から第１６Ｄ図までのレイアウ
ト相互関係を示す図である。第１６Ａ図から第１
６Ｄ図までは第１４Ａ図と第１４Ｂ図の機能ブロ
ツクの詳細な概略図である。第１７図は第１８Ａ
図から第１８Ｆ図までのレイアウト相互関係を示
す図である。第１８Ａ図から第１８Ｆ図までは第
１４Ｂ図の時間記録論理および組み合わされるア
ドレス・デコードの詳細な概略図である。第１９
図は第２０Ａ図から第２０Ｃ図までの概略相互関
係図である。第２０Ａ図から第２０Ｃ図までは第
１４Ｂ図について説明されたＩ／Ｏ発振器、Ｉ／
Ｏクロツク発生器、およびそれらと組み合わされ
る論理の詳細な概略図である。第２１図は第１４
Ｂ図の表示電圧発生器の詳細な概略図である。第
２２図は第１４Ａ図と第１４Ｂ図のアドレス・デ
コード装置のブロツク図である。第２３図は第２
２図のアドレス・デコード回路の詳細な概略実施
例の図である。第２４図は第２３図の回路の信号
タイミング図である。第２５図は第１６Ｄ図につ
いて説明された制御器集積回路内に含まれるＩ／
Ｏプル・ダウン・ラツチの好適な実施例の一部概
略図、一部ブロツク図である。第２６図は第５Ａ
図から第５Ｃ図までに示された共通母線３３０用
の信号転送プロトコールの信号波形タイミング図
である。第２７図は第２６図に示した本発明の通
信プロトコール用の状態指令表であり、第２６図
Ａから第２６図Ｆまでと共に参照することによつ
て一段とよく理解される。第２８Ａ図から第２８
Ｃ図までは第２６図Ａから第２６図Ｅまでについ
て説明された指令プロトコール、および第２５図
について説明されたＩ／Ｏラツチ、ならびに第４
図と第５図について説明されたモジユール装置を
実施する装置のブロツク図であり、第２８Ａ図は
メモリ装置（読取り／書込みまたは読取り専用、
もしくは両方の形のメモリ）を含む装置のブロツ
ク図を表わす。第２８Ｂ図は第２８Ａ図のメモリ
装置６２４の不揮発メモリ実施例をも示す第２８
Ａ図に示された装置の詳細なブロツク図であり、
第２８Ｃ図は第２８Ｂ図のメモリ装置６５０を有
する不揮発メモリ・モジユールのブロツク図であ
る。第２９図は第２８Ｂ図のモジユール６５０の
ような取りはずし可能な携帯式モジユール内に示
される集積回路６４０の読取り専用メモリ実施例
を詳しく示す第２８Ａ図の装置のブロツク図であ
る。第３０図は第２９図の状態カウンタ７０６お
よび制御論理７０７の詳細なブロツク図である。
第３１図は第３２Ａ図から第３２Ｇ図までの図面
の相互関係のレイアウトである。第３２Ａ図から
第３２Ｇ図までは第２８Ｂ図のメモリ・アレイ６
３６および第２９図のメモリ・アレイ７３５に相
当する読取り専用メモリ・アレイ・セル７３５な
らびに組み合わされるデコード回路７１４を表わ
す詳細な回路図である。第３３図は第３４Ａ図か
ら第３４Ｍ図までの図面の相互関係のレイアウト
である。第３４Ａ図から第３４Ｍ図までは第２９
図および第３０図について説明されたクロツク発
生器７３０、ノー・クロツク検出器７４０、同期
回路７２０、Ｉ／Ｏバツフア７０１、Ｉ／Ｏ制御
論理７５０、イネーブル回路７０３、命令デコー
ド、PLA７００、指令ラツチ７０２、状態カウ
ンタ７０６、制御論理７０７、データ・ラツチ７
０５、ならびにBCDプログラム・カウンタ７０
４を表わす詳細な回路図である。第３５図は第２
８Ｂ図および第２８Ｃ図に示されたメモリ・モジ
ユール６５０ならびにメモリ装置６４０の読取
り／書込み実施例のブロツク図である。第３６図
は第３５図の状態カウンタ８７９および制御論理
８８０の拡大された詳細なブロツク図である。第
３７図は第３８Ａ図から第３８Ｋ図までの相互関
係のレイアウト図である。第３８Ａ図から第３８
Ｋ図までは第３５図および第３６図のブロツク図
の詳細な回路図である。第３９図は第４０Ａ図か
ら第４０Ｃ図までの相互関係図面である。第４０
Ａ図から第４０Ｃ図までは第３８Ａ図から第３８
Ｈ図までについて説明されたメモリ・アレイ読取
り書込み制御論理８９７、メモリ・アレイ８９
０、アドレス・デコード回路８９５、および他の
メモリ・アレイ関連回路の詳細図である。第４１
図および第４２図は第２８Ｂ図ならびに第３５図
のメモリ装置６４０の電力スイツチング回路９０
０の詳細図である。第４３図は好適なCMOS実
施例の形に示された第４１図および第４２図の回
路の断面図である。 符号の説明、１−計算機；２−キーボード；３
−表示装置；１０，１１，１２−制御器チツプ；
１３−読取り専用メモリ（ROM）；１４−電力
供給装置；１５−読取り／書込みメモリ
（RAM）；１６−主プリント回路板；１７−ハウ
ジング；２２，２３−差込形メモリ・モジユー
ル；３０−モジユール制御装置；３１，３２−制
御器；３４−データ処理装置；３７−変換装置；
４０−表示インターフエース装置；４１−主表示
ドライバ；４２−従表示ドライバ；５０−システ
ム・メモリ装置；５２−製品定義ROM；５３−
指令制御装置およびメモリ装置；６０−キーボー
ド；７０−外部周辺装置（プリンタその他のＩ／
Ｏ）；８０−表示装置；１００−演算制御器；１
０１−主制御器；１０２−時間保持キー走査Ｉ／
Ｏおよび制御器；１０３−CROM；１０４，１
０５−RAM；１０６−差込形CROM／CRAM
モジユール；１０７−差込形CRAM／CROMモ
ジユール；１１９，１４９，１５５−集積回路チ
ツプ；１２０−結合パツド；１２２−Ｉ／Ｏバツ
フア；１２４−表示論理回路；１２６−非モジユ
ール回路群；１２８−演算論理ユニツト
（ALU）；１３０−アドレス・ポインタおよび
RAM母線ならびにビツト・デコード；１３２−
命令デコード回路；１３４−高速ROM；１３５
−プログラム・カウンタ、サーブルーチン・スタ
ツク、およびページ選択回路；１３８−仕切可能
モジユール式メモリ回路；１４２−RAM；１４
３−仕切可能レジスタ；１４４−仕切可能デコー
ド回路；１４６−仕切可能モジユール式ROM；
１４７−仕切可能ページ；１５０，１５１，１５
２−スクライブ・ライン。

Claims (1)

1. 【特許請求の範囲】 １ 信号転送路を与える複数個の導体を含むバス
   装置と、前記バス装置に結合されて前記バス装置
   で指令信号、アドレス信号およびデータ信号を送
   信または受信する処理装置と、前記バス装置に結
   合された記憶装置であり、前記アドレス信号に対
   応する記憶場所に記憶された複数個の多ビツト・
   データ語を持つ記憶アレイを含む前記記憶装置
   と、を含む記憶インターフエース装置において、
   指令信号、アドレス信号およびデータ信号は、前
   記共通導体上の指令信号で始まり同じく共通導体
   上のアドレスまたはデータ信号を順次伴なう指令
   順序で、前記バス装置の前記共通導体で処理する
   ように配列され、さらに前記バス装置の前記共通
   導体に結合され、アドレス信号およびデータ信号
   から指令信号を区別し、かかる区別された指令信
   号をデコードし、前記記憶アレイに前記デコード
   された指示信号により前記バス装置の前記共通導
   体を介して前記処理装置にデータまたはアドレス
   信号を送信又は受信させ、それによつて前記バス
   装置に含まれる導体の数を最少にし得る指令デコ
   ード装置を含むことを特徴とする前記記憶インタ
   ーフエース装置。 ２ さらに、前記バス装置に結合されて前記バス
   装置により信号の転送が行われていないときに前
   記信号転送路に不履行信号を持たせる不履行装置
   と、前記不履行信号から前記バス装置の指令信号
   に至る変化の検出まで前記記憶アレイと前記処理
   装置との間の信号転送を抑止する装置を含む前記
   指令デコード装置と、を含むことを特徴とする請
   求項１記載による記憶インターフエース装置。 ３ 請求項２記載による記憶インターフエース装
   置を組み込んだデータ処理装置であつて、一度に
   前記指令信号、前記アドレス信号および前記デー
   タ信号の１つだけが前記バス装置を介して転送さ
   れること、ならびに前記記憶装置が前記指令信号
   に対応する１組の記憶サイクルの内の１つのサイ
   クルによりデータ信号を選択的に記憶したり呼び
   戻すこと、前記指令デコード装置が、前記バス装
   置に結合されて前記不履行信号から前記指令信号
   の１つに対応する信号に至る前記転送路の少なく
   とも１つの変化の検出によつて指令検出信号を発
   生させる指令信号検出装置を含み、前記バス装
   置、前記記憶装置および前記指令信号検出装置に
   結合され、前記記憶装置に前記指令信号ならびに
   前記指令検出信号の検出時にのみ前記記憶サイク
   ルを実行させる記憶制御装置が設けられているこ
   とを特徴とする前記データ処理装置。 ４ さらに、前記処理装置はアドレス、指令およ
   びデータの諸信号を順次発生したり受信するよう
   に第１チツプ上に配置され、また前記記憶装置は
   前記処理装置に結合された第２チツプの上に配置
   され、前記記憶装置は前記処理装置にデータを選
   択的に出力する読出し専用または読み書きメモリ
   に結合されたプログラム・カウンタ装置を含み、
   また前記バス装置は前記第１チツプの前記処理装
   置を前記第２チツプの前記記憶装置と電気接続す
   る複数個の導体を含み、該導体は前記アドレス、
   指令およびデータの諸信号を順次送受信するのに
   共通である、ことを特徴とする請求項３記載によ
   るデータ処理装置。