JPH04192047A - パーソナルコンピュータ - Google Patents
パーソナルコンピュータInfo
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- JPH04192047A JPH04192047A JP2324310A JP32431090A JPH04192047A JP H04192047 A JPH04192047 A JP H04192047A JP 2324310 A JP2324310 A JP 2324310A JP 32431090 A JP32431090 A JP 32431090A JP H04192047 A JPH04192047 A JP H04192047A
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- JP
- Japan
- Prior art keywords
- memory card
- wait
- controller
- read
- memory
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、増設メモリの接続ポートをもつパーソナルコ
ンピュータに係り、特に動作スピードを異にする新旧各
タイプの増設メモリカードをサポートする増設メモリイ
ンターフェイス機構をもつパーソナルコンビ二一夕に関
する。
ンピュータに係り、特に動作スピードを異にする新旧各
タイプの増設メモリカードをサポートする増設メモリイ
ンターフェイス機構をもつパーソナルコンビ二一夕に関
する。
（従来の技術）
近年、携行が容易でバッテリイにより動作可能なラップ
トツブタイプのパーソナルコンピュータが種々開発され
ている。この種のパーソナルコンピュータに於いては、
外部記憶装置として、フロッピーディスクドライブ、ハ
ードディスク等の回転駆動機構をもつ外部記憶だけでな
く、半導体メモリチップを内蔵したメモリカード等の記
憶装置の使用を可能にしている。このメモリカードは、
ＩＭＢ、２ＭＢ （ＭＢ−メガハイド）の記憶容量をも
つ既存のメモリカードから、更に記憶容量増加を図り、
４ＭＢ、８ＭＢのメモリカードが実現可能となってきた
。
トツブタイプのパーソナルコンピュータが種々開発され
ている。この種のパーソナルコンピュータに於いては、
外部記憶装置として、フロッピーディスクドライブ、ハ
ードディスク等の回転駆動機構をもつ外部記憶だけでな
く、半導体メモリチップを内蔵したメモリカード等の記
憶装置の使用を可能にしている。このメモリカードは、
ＩＭＢ、２ＭＢ （ＭＢ−メガハイド）の記憶容量をも
つ既存のメモリカードから、更に記憶容量増加を図り、
４ＭＢ、８ＭＢのメモリカードが実現可能となってきた
。
この際、既存メモリカード（ＩＭＢ、２ＭＢ）と新規メ
モリカード（４ＭＢ、８ＭＢ）は記憶容量の違いだけで
なく、動作スピードも異なり、新規メモリカードはより
速い動作スピードをもつ。
モリカード（４ＭＢ、８ＭＢ）は記憶容量の違いだけで
なく、動作スピードも異なり、新規メモリカードはより
速い動作スピードをもつ。
従って新規メモリカードの性能を活かそうとすると、既
存メモリカードが使用できなくなってしまうという不具
合が生じ、既存メモリカードと新規メモリカードの双方
を使用可能にしようとすると、新規メモリカードの性能
を発揮できないという不具合か生じる。
存メモリカードが使用できなくなってしまうという不具
合が生じ、既存メモリカードと新規メモリカードの双方
を使用可能にしようとすると、新規メモリカードの性能
を発揮できないという不具合か生じる。
（発明が解決しようとする課題）
上記したように、従来では、記憶容量及び動作スピード
を異にする複数種（例えば新旧）の増設メモリを使用可
能にしようとすると、新規メモリカードの性能を発揮で
きないという不具合が生じ、新規メモリカードの性能を
活かそうとすると、既存メモリカードが使用できなくな
ってしまうという不具合か生じる。
を異にする複数種（例えば新旧）の増設メモリを使用可
能にしようとすると、新規メモリカードの性能を発揮で
きないという不具合が生じ、新規メモリカードの性能を
活かそうとすると、既存メモリカードが使用できなくな
ってしまうという不具合か生じる。
本発明は上記実情に鑑みなされたもので、記憶容量及び
動作スピードを異にする複数種（例えば新旧）の増設メ
モリを、新規メモリカードの性能を十分に発揮しつつ共
通の接続インターフェイスにより使用可能にした機構を
もつパーソナルコンピュータを提供することを目的とす
る。
動作スピードを異にする複数種（例えば新旧）の増設メ
モリを、新規メモリカードの性能を十分に発揮しつつ共
通の接続インターフェイスにより使用可能にした機構を
もつパーソナルコンピュータを提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段及び作用）本発明は、増設
メモリの接続ポートをもつパーソナルコンビ二一夕に於
いて、上記ポートに接続された増設メモリの動作スピー
ドを判断し、その動作スピードに固有のウェイト値を上
記ポートのレジスタに設定する手段と、上記ポートに接
続された増設メモリのアクセス時に、上記レジスタに設
定されたウェイト値に従うリード／ライトサイクルで上
記増設メモリをアクセス制御する手段とを有してなる構
成としたもので、これにより記憶容量及び動作スピード
を異にする新旧の各増設メモリを、動作スピードの速い
新規メモリカードの性能を十分に発揮しつつ共通の接続
インターフェイスにより使用できる。
メモリの接続ポートをもつパーソナルコンビ二一夕に於
いて、上記ポートに接続された増設メモリの動作スピー
ドを判断し、その動作スピードに固有のウェイト値を上
記ポートのレジスタに設定する手段と、上記ポートに接
続された増設メモリのアクセス時に、上記レジスタに設
定されたウェイト値に従うリード／ライトサイクルで上
記増設メモリをアクセス制御する手段とを有してなる構
成としたもので、これにより記憶容量及び動作スピード
を異にする新旧の各増設メモリを、動作スピードの速い
新規メモリカードの性能を十分に発揮しつつ共通の接続
インターフェイスにより使用できる。
（実施例）
以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例によるパーソナルコンピュー
タの構成を示すブロック図である。
タの構成を示すブロック図である。
第１図に於いて、１０Ａはシステムバスであり、１０Ｂ
は内部バスである。１１乃至３０はそれぞれシステムバ
スＩＯＡに接続される構成要素（コンポーネント）であ
る。これらコンポーネントのうち、１１はシステム全体
の制御を司るＣＰＵ （メインＣＰＵ）であり、ここで
は電源オン時に於いてＢＩＯＳ−ＲＯＭ１２をアクセス
し、第２図に示すような、ウェイトコントローラ１８の
Ｉ１０ポートレジスタにウェイト値（１ウエイト／２ウ
エイト）を設定する初期設定ルーチンを含む立上げ処理
を実行する。
は内部バスである。１１乃至３０はそれぞれシステムバ
スＩＯＡに接続される構成要素（コンポーネント）であ
る。これらコンポーネントのうち、１１はシステム全体
の制御を司るＣＰＵ （メインＣＰＵ）であり、ここで
は電源オン時に於いてＢＩＯＳ−ＲＯＭ１２をアクセス
し、第２図に示すような、ウェイトコントローラ１８の
Ｉ１０ポートレジスタにウェイト値（１ウエイト／２ウ
エイト）を設定する初期設定ルーチンを含む立上げ処理
を実行する。
１２は固定プログラム等が格納されるＢＩＯＳ−ＲＯＭ
であり、ここでは初期化処理プログラム内に第２図に示
すような処理を実行するための処理ルーチンを含む。
であり、ここでは初期化処理プログラム内に第２図に示
すような処理を実行するための処理ルーチンを含む。
１３は処理対象となるプログラム、データ等が格納され
る主メモリを構成するＲＡＭであり、１４はダイレクト
メモリアクセス制御を行なうＤＭＡコントローラ（Ｄ
Ｍ Ａ Ｃ； Ｄｊｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓＣｏｎｔｒｏｌ １ｅｒ）である。
る主メモリを構成するＲＡＭであり、１４はダイレクト
メモリアクセス制御を行なうＤＭＡコントローラ（Ｄ
Ｍ Ａ Ｃ； Ｄｊｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓＣｏｎｔｒｏｌ １ｅｒ）である。
１５はメモリリフレッシュのためのリフレッシュ信号を
生成するリフレッシュ信号生成回路（ＲＳ Ｇ）であり
、リフレッシュ制御レジスタ（ＲＦ Ｒ）のコントロー
ルビット（Ｃ）の内容に従い、システムバスＩＯＡ 、
又は内部バスＩＯＢに、選択的にメモリリフレッシュ信
号を出力する。
生成するリフレッシュ信号生成回路（ＲＳ Ｇ）であり
、リフレッシュ制御レジスタ（ＲＦ Ｒ）のコントロー
ルビット（Ｃ）の内容に従い、システムバスＩＯＡ 、
又は内部バスＩＯＢに、選択的にメモリリフレッシュ信
号を出力する。
１６はプログラムにより設定可能なインターバルタイ７
（Ｐ Ｉ Ｔ ； Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎ
ｔｅｒｖａｌ Ｔｉｇｅｒ ）であり、ここではプログ
ラムにより設定可能な割込みコントローラ（Ｐ Ｉ Ｃ
； ＰｒｏｇｒａｍｍａｂｌｅＩｎｔｅｒｒｕｐｔ Ｃ
ｏｎｔｒｏｌｌｅｒ）を含む構成とする。１７は独自の
動作用電池をもつ時計モジュール（ＲＴＣ；Ｒｅａｌ−
Ｔｉｍｅ Ｃ１ｏｃｋ ）であり、日付、時間情報の他
に、システム制御情報等の常に保存しておく必要のある
情報を記憶している。
（Ｐ Ｉ Ｔ ； Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎ
ｔｅｒｖａｌ Ｔｉｇｅｒ ）であり、ここではプログ
ラムにより設定可能な割込みコントローラ（Ｐ Ｉ Ｃ
； ＰｒｏｇｒａｍｍａｂｌｅＩｎｔｅｒｒｕｐｔ Ｃ
ｏｎｔｒｏｌｌｅｒ）を含む構成とする。１７は独自の
動作用電池をもつ時計モジュール（ＲＴＣ；Ｒｅａｌ−
Ｔｉｍｅ Ｃ１ｏｃｋ ）であり、日付、時間情報の他
に、システム制御情報等の常に保存しておく必要のある
情報を記憶している。
１８は本体の専用カードスロットに実装される増設ＲＡ
Ｍ４０のタイプ（ここでは旧タイプの低速メモリカード
がＩＭＢ又は２ＭＢで構成され、新タイプの高速メモリ
カードか４ＭＢ又は８ＭＢで構成されるものとする）に
応じて、リード／ライトサイクルタイムを決定するウェ
イト時間を切り替え、実装増設ＲＡＭ （メモリカード
）４１をアクセス制御するウェイトコントローラ（ＷＡ
ＩＴ−ＣＯＮＴ）であり、初期設定処理に於いてＣＰＵ
１１の制御の下にウェイト値が設定されるＩ１０ボート
レジスタをもつ。上記ウェイトコントローラ１８は初期
設定処理に於いてＩ１０ポートレジスタにウェイト値（
１ウエイト／２ウエイト）が設定されると、以後、上記
実装増設ＲＡＭ （メモリカード） ４１をアクセスす
る都度、上記レジスタに設定されたウェイト１ｆ（１ウ
エイト／２ウエイト）に従うリード／ライトサイクルで
実装増設ＲＡＭ（メモリカード）４１をアクセス制御す
る。この際の各ウェイト値（１ウエイト／２ウエイト）
に従うリード／ライトサイクルと、その各データリード
／ライトタイミングは第３図に示される。
Ｍ４０のタイプ（ここでは旧タイプの低速メモリカード
がＩＭＢ又は２ＭＢで構成され、新タイプの高速メモリ
カードか４ＭＢ又は８ＭＢで構成されるものとする）に
応じて、リード／ライトサイクルタイムを決定するウェ
イト時間を切り替え、実装増設ＲＡＭ （メモリカード
）４１をアクセス制御するウェイトコントローラ（ＷＡ
ＩＴ−ＣＯＮＴ）であり、初期設定処理に於いてＣＰＵ
１１の制御の下にウェイト値が設定されるＩ１０ボート
レジスタをもつ。上記ウェイトコントローラ１８は初期
設定処理に於いてＩ１０ポートレジスタにウェイト値（
１ウエイト／２ウエイト）が設定されると、以後、上記
実装増設ＲＡＭ （メモリカード） ４１をアクセスす
る都度、上記レジスタに設定されたウェイト１ｆ（１ウ
エイト／２ウエイト）に従うリード／ライトサイクルで
実装増設ＲＡＭ（メモリカード）４１をアクセス制御す
る。この際の各ウェイト値（１ウエイト／２ウエイト）
に従うリード／ライトサイクルと、その各データリード
／ライトタイミングは第３図に示される。
１９はリジューム機能を実現するためのデータ保存域と
なるバックアップＲＡＭであり、バックアップ電源（Ｖ
ＢＫ）が供給される。
なるバックアップＲＡＭであり、バックアップ電源（Ｖ
ＢＫ）が供給される。
２０は機能拡張のための拡張バスコネクタ（Ｅ Ｂ Ｃ
）であり、拡張ユニット４１に実装された、例えば拡張
メモリボード、通信ボード等、各種の拡張用オプション
機器類が接続される。
）であり、拡張ユニット４１に実装された、例えば拡張
メモリボード、通信ボード等、各種の拡張用オプション
機器類が接続される。
２１はパーソナルコンピュータ本体をハードディスク（
ＨＤＤ）実装タイプ（ＨＤＤ、ＦＤＤを各１台実装）に
システムアップする際に、本体内に収納されるハードデ
ィスクパックをインターフェイス接続するためのハード
ディスクコントローラ（ＨＤＣ）であり、システムアッ
プを図る際に、本体内のハードディスク収納部に設けら
れた内蔵コネクタ４２を介してハードディスクパ１．り
４３がインターフェイス接続される。
ＨＤＤ）実装タイプ（ＨＤＤ、ＦＤＤを各１台実装）に
システムアップする際に、本体内に収納されるハードデ
ィスクパックをインターフェイス接続するためのハード
ディスクコントローラ（ＨＤＣ）であり、システムアッ
プを図る際に、本体内のハードディスク収納部に設けら
れた内蔵コネクタ４２を介してハードディスクパ１．り
４３がインターフェイス接続される。
２２はフロッピィディスクコントローラ（ＦＣＣ）であ
り、ここでは１台のフロッピーディスクドライブ（ＦＤ
Ｄ）３５を制御対象としている。
り、ここでは１台のフロッピーディスクドライブ（ＦＤ
Ｄ）３５を制御対象としている。
２３はプリンタコントローラ（ＰＲＴ−ＣＯＮＴ）であ
り、例えば５インチの外部フロッピーディスクドライブ
４４、又はプリンタ４５等がコネクタを介して選択的に
接続される。２４は入出力インターフェイス（Ｕ Ａ
ＲＴ ； Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏ
ｕｓＲｅｃｅ１ｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）であ
り・必要に応じてＲ８−２３２０インタ一フエイス機器
４６等が接続される。
り、例えば５インチの外部フロッピーディスクドライブ
４４、又はプリンタ４５等がコネクタを介して選択的に
接続される。２４は入出力インターフェイス（Ｕ Ａ
ＲＴ ； Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏ
ｕｓＲｅｃｅ１ｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）であ
り・必要に応じてＲ８−２３２０インタ一フエイス機器
４６等が接続される。
２５はキーボードコントローラ（ＫＢＣ）であり、ここ
ではＣＰＵボードを実装した装置本体に一体に設けられ
るキーボード３６の入力を制御する。２６は表示コント
ローラ（ＤＩＳＰ−ＣＯＮＴ）であり、ここでは装置本
体に回動自在に取付けられた表示部筐体に実装される、
バックライト（又はサイドライト）付のＬＣＤ３７のみ
を表示ドライブ対象としているが、外部デイスプレィと
してＣＲＴ表示部４７を表示ドライブ制御することも可
能である。２７はバックアップ電源（Ｖ ＢＫ）が供給
されたビデ、ｔＲＡＭ （ＶＲＡＭ） 、２８は漢字文
字コードから漢字文字パターンを得る漢字ＲＯＭ、２９
は仮名／漢字変換辞書等を実現する辞書ＲＯＭである。
ではＣＰＵボードを実装した装置本体に一体に設けられ
るキーボード３６の入力を制御する。２６は表示コント
ローラ（ＤＩＳＰ−ＣＯＮＴ）であり、ここでは装置本
体に回動自在に取付けられた表示部筐体に実装される、
バックライト（又はサイドライト）付のＬＣＤ３７のみ
を表示ドライブ対象としているが、外部デイスプレィと
してＣＲＴ表示部４７を表示ドライブ制御することも可
能である。２７はバックアップ電源（Ｖ ＢＫ）が供給
されたビデ、ｔＲＡＭ （ＶＲＡＭ） 、２８は漢字文
字コードから漢字文字パターンを得る漢字ＲＯＭ、２９
は仮名／漢字変換辞書等を実現する辞書ＲＯＭである。
３０は電源回路（インテリジェントパワーサプライ）３
２をシステムバスＩＯＡを介してＣＰＵＩＩに接続する
ための電源制御インターフェイス（ＰＳ−ＩＦ）であり
、ここでは電源回路３２のパワーコントロールＣＰＵ
（ＰＣ−ＣＰＵ）との間でシリアルインターフェイスに
よりデータ転送を行なうためのシリアル−パラレル変換
機能をもつ。３１は商用交流電源（ＡＣ）を整流・平滑
して所定電位の直流動作用電源を得る電源アダプタ（以
下ＡＣアダプタと称す）であり、パーソナルコンピュー
タ本体にプラグイン接続される。３２はパワーコントロ
ールＣＰＵ （ＰＣ−ＣＰＵ）を備えた電源回路（イン
テリジェントパワーサプライ）、３３はパーソナルコン
ピュータ本体の電源をオン／オフする電源スィッチ、３
４Ｌ 、 ３４Ｒはそれぞれ充電可能な電池により構成
された、装置本体（ＰＣ本体）に着脱可能なパック形式
のメインバッテリイ（Ｍ−ＢＡＴＡ 、Ｍ−ＢＡＴＢ
）であり、ここでは駆動時に於いて電源回路３０の制御
の下に、いずれか一方のバッテリイが使用対象（電源供
給対象）として選択され、そのバッテリイが使用限界ま
で放電すると使用対象バッテリイが切替えられて、他方
のバッテリイが使用対象となる。３４Ｓは同じく充電可
能な電池により構成された本体内蔵形のサブバッテリイ
（Ｓ−ＢＡＴ）であり、ＲＡ Ｍ １３゜増設ＲＡＭ
４０． ビデオＲＡＭ２７等のバックアップが必要な
メモリにバックアップ電源（Ｖ ＢＫ）を供給する。
２をシステムバスＩＯＡを介してＣＰＵＩＩに接続する
ための電源制御インターフェイス（ＰＳ−ＩＦ）であり
、ここでは電源回路３２のパワーコントロールＣＰＵ
（ＰＣ−ＣＰＵ）との間でシリアルインターフェイスに
よりデータ転送を行なうためのシリアル−パラレル変換
機能をもつ。３１は商用交流電源（ＡＣ）を整流・平滑
して所定電位の直流動作用電源を得る電源アダプタ（以
下ＡＣアダプタと称す）であり、パーソナルコンピュー
タ本体にプラグイン接続される。３２はパワーコントロ
ールＣＰＵ （ＰＣ−ＣＰＵ）を備えた電源回路（イン
テリジェントパワーサプライ）、３３はパーソナルコン
ピュータ本体の電源をオン／オフする電源スィッチ、３
４Ｌ 、 ３４Ｒはそれぞれ充電可能な電池により構成
された、装置本体（ＰＣ本体）に着脱可能なパック形式
のメインバッテリイ（Ｍ−ＢＡＴＡ 、Ｍ−ＢＡＴＢ
）であり、ここでは駆動時に於いて電源回路３０の制御
の下に、いずれか一方のバッテリイが使用対象（電源供
給対象）として選択され、そのバッテリイが使用限界ま
で放電すると使用対象バッテリイが切替えられて、他方
のバッテリイが使用対象となる。３４Ｓは同じく充電可
能な電池により構成された本体内蔵形のサブバッテリイ
（Ｓ−ＢＡＴ）であり、ＲＡ Ｍ １３゜増設ＲＡＭ
４０． ビデオＲＡＭ２７等のバックアップが必要な
メモリにバックアップ電源（Ｖ ＢＫ）を供給する。
４０はパーソナルコンピュータ本体の専用カードスロッ
トに挿抜可能な増設ＲＡＭであり、ここではＩＭＢ、２
ＭＢの既存の（旧タイプの）メモリカードに、４ＭＢ、
８ＭＢの新規な（新タイプの）メモリカードを加えた４
種のメモリカードのうちの任意の一枚が実装される。こ
の際の既存（旧タイプ）メモリカード（ＩＭＢ、２ＭＢ
）と新規（新タイプ）メモリカード（４ＭＢ、８ＭＢ）
は、リード／ライトアクセスタイムをそれぞれ異にし、
旧タイプのメモリカード（ＩＭＢ、２ＭＢ）は、新タイ
プのメモリカード（４ＭＢ、８ＭＢ）の２倍のウェイト
（２ウエイト）タイムを必要とする。
トに挿抜可能な増設ＲＡＭであり、ここではＩＭＢ、２
ＭＢの既存の（旧タイプの）メモリカードに、４ＭＢ、
８ＭＢの新規な（新タイプの）メモリカードを加えた４
種のメモリカードのうちの任意の一枚が実装される。こ
の際の既存（旧タイプ）メモリカード（ＩＭＢ、２ＭＢ
）と新規（新タイプ）メモリカード（４ＭＢ、８ＭＢ）
は、リード／ライトアクセスタイムをそれぞれ異にし、
旧タイプのメモリカード（ＩＭＢ、２ＭＢ）は、新タイ
プのメモリカード（４ＭＢ、８ＭＢ）の２倍のウェイト
（２ウエイト）タイムを必要とする。
そこで新旧共用のメモリカードインターフェイスを実現
するため、上記ウェイトコントローラ１８により、実装
増設ＲＡＭ （メモリカード）４１に従いウェイト値（
１ウエイト／２ウエイト）を切り替えている。このウェ
イト値は初期設定処理に於いてＣＰＵ１１の制御の下に
上記ウェイトコントローラＩ８のＩ１０ボートレジスタ
に設定され、以後、実装増設ＲＡＭ４１をアクセスする
都度、上記ウェイトコントローラ１８が上記レジスタに
設定されたウェイト値（１ウエイト／２ウエイト）に従
うリード／ライトサイクルで実装増設ＲＡＭ （メモリ
カード）４１をアクセス制御する。
するため、上記ウェイトコントローラ１８により、実装
増設ＲＡＭ （メモリカード）４１に従いウェイト値（
１ウエイト／２ウエイト）を切り替えている。このウェ
イト値は初期設定処理に於いてＣＰＵ１１の制御の下に
上記ウェイトコントローラＩ８のＩ１０ボートレジスタ
に設定され、以後、実装増設ＲＡＭ４１をアクセスする
都度、上記ウェイトコントローラ１８が上記レジスタに
設定されたウェイト値（１ウエイト／２ウエイト）に従
うリード／ライトサイクルで実装増設ＲＡＭ （メモリ
カード）４１をアクセス制御する。
４１は拡張バスコネクタ（ＥＢＣ）２０に選択的に接続
される拡張ユニットであり、例えば拡張メモリボード、
通信ボード等、各種の拡張用オプション機器類が実装さ
れる。
される拡張ユニットであり、例えば拡張メモリボード、
通信ボード等、各種の拡張用オプション機器類が実装さ
れる。
４２はパーソナルコンピュータ本体をハードディスク（
ＨＤＤ）実装タイプ（ＨＤＤ、ＦＤＤを各１台実装）に
システムアップする際に、本体内に収納されるハードデ
ィスクパックをインターフェイス接続するための内蔵コ
ネクタであり、このコネクタ４２を介してハードディス
クパック４３がインターフェイス接続される。
ＨＤＤ）実装タイプ（ＨＤＤ、ＦＤＤを各１台実装）に
システムアップする際に、本体内に収納されるハードデ
ィスクパックをインターフェイス接続するための内蔵コ
ネクタであり、このコネクタ４２を介してハードディス
クパック４３がインターフェイス接続される。
第２図は上記実施例に於ける、ウェイトコントローラ１
８の１１０ポートレジスタにウェイト値（１ウエイト／
２ウエイト）を設定する初期設定ルーチンを示すフロー
チャートである。
８の１１０ポートレジスタにウェイト値（１ウエイト／
２ウエイト）を設定する初期設定ルーチンを示すフロー
チャートである。
第３図は上記実施例に於ける、各ウェイト値（１ウエイ
ト／２ウエイト）に従うリード／ライトサイクルと、そ
の各データリード／ライトタイミングを示したもので、
同図（ａ）は１ウエイトによる高速リード／ライト（Ｒ
／Ｗ）サイクル、同図（ｂ）は２ウエイトによる低速リ
ード／ライトサイクル、同図（Ｃ）は高速リード／ライ
ト（Ｒ／Ｗ）サイクルによる高速データリード／ライト
タイミング、同図（ｄ）は低速リード／ライ） （Ｒ／
Ｗ）サイクルによる低速データリード／ライトタイミン
グであり、ここでは旧タイプのメモリカード（ＩＭＢ又
は２ＭＢ）が２ウエイトに ′よる低速リード／ライト
サイクルでアクセス制御され、新タイプのメモリカード
（４ＭＢ又は８ＭＢ）が１ウエイトによる高速リード／
ライトサイクルでアクセス制御される。
ト／２ウエイト）に従うリード／ライトサイクルと、そ
の各データリード／ライトタイミングを示したもので、
同図（ａ）は１ウエイトによる高速リード／ライト（Ｒ
／Ｗ）サイクル、同図（ｂ）は２ウエイトによる低速リ
ード／ライトサイクル、同図（Ｃ）は高速リード／ライ
ト（Ｒ／Ｗ）サイクルによる高速データリード／ライト
タイミング、同図（ｄ）は低速リード／ライ） （Ｒ／
Ｗ）サイクルによる低速データリード／ライトタイミン
グであり、ここでは旧タイプのメモリカード（ＩＭＢ又
は２ＭＢ）が２ウエイトに ′よる低速リード／ライト
サイクルでアクセス制御され、新タイプのメモリカード
（４ＭＢ又は８ＭＢ）が１ウエイトによる高速リード／
ライトサイクルでアクセス制御される。
ここで、上記第１図乃至第３図を参照して本発明の一実
施例に於ける動作を説明する。
施例に於ける動作を説明する。
電源スィッチ３３の操作で電源がオンされ、電源回路３
２より正常なシステム電源が本体内の各コンポーネント
に供給されると、ＣＰＵＩＩはＢＩＯ８−ＲＯＭ１２を
アクセスして、初期設定ルーチンの処理を実行し、その
中で第２図に示すような増設ＲＡＭ （メモリカード）
４０のリード／ライトサイクルを決定するウェイト値（
１ウエイト／２ウエイト）の設定処理を実行する。
２より正常なシステム電源が本体内の各コンポーネント
に供給されると、ＣＰＵＩＩはＢＩＯ８−ＲＯＭ１２を
アクセスして、初期設定ルーチンの処理を実行し、その
中で第２図に示すような増設ＲＡＭ （メモリカード）
４０のリード／ライトサイクルを決定するウェイト値（
１ウエイト／２ウエイト）の設定処理を実行する。
ここでは先ず電源オンに伴う通常の初期設定処理が実行
された後、増設ＲＡＭ （メモリカード）４０の番地領
域をリード／ライトアクセスして、増設ＲＡＭ （メモ
リカード）４０の実装有無、並びに実装メモリカード４
０の容量を判断する。この際の容量判断は、実装メモリ
カード４０の特定番地をＩＭＢ、２ＭＢ、４ＭＢ、８Ｍ
Ｂの各容量単位でリード／ライトアクセスし、書込んだ
データと読出したデータの照合で、メモリサイズ（ＩＭ
Ｂ／２ＭＢ／４ＭＢ／８ＭＢ）を判断する（第２図ステ
ップＳｉｔ、 Ｓ１２．５１３）。
された後、増設ＲＡＭ （メモリカード）４０の番地領
域をリード／ライトアクセスして、増設ＲＡＭ （メモ
リカード）４０の実装有無、並びに実装メモリカード４
０の容量を判断する。この際の容量判断は、実装メモリ
カード４０の特定番地をＩＭＢ、２ＭＢ、４ＭＢ、８Ｍ
Ｂの各容量単位でリード／ライトアクセスし、書込んだ
データと読出したデータの照合で、メモリサイズ（ＩＭ
Ｂ／２ＭＢ／４ＭＢ／８ＭＢ）を判断する（第２図ステ
ップＳｉｔ、 Ｓ１２．５１３）。
ここで、実装メモリカード４０のメモリサイズが４ＭＢ
または８ＭＢと判断された際には（ステップ５１３）
、ＣＰＵＩＩは、高速リード／ライト（Ｒ／Ｗ）サイク
ルに対応するウェイト値すなわち１ウエイトをウェイト
コントーラ１８のＩ１０ポートレジスタに設定しくステ
ップ５１４）、その後、通常のＯ８の起動処理に入る（
ステップ８１６）。
または８ＭＢと判断された際には（ステップ５１３）
、ＣＰＵＩＩは、高速リード／ライト（Ｒ／Ｗ）サイク
ルに対応するウェイト値すなわち１ウエイトをウェイト
コントーラ１８のＩ１０ポートレジスタに設定しくステ
ップ５１４）、その後、通常のＯ８の起動処理に入る（
ステップ８１６）。
このようにＩ１０ボートレジスタに１ウエイトが設定さ
れた場合には、以後、ウェイトコントローラ１８は、そ
のＩ１０ボートレジスタの設定内容に従い、実装メモリ
カード４０つまり新タイプのメモリカード（４ＭＢ／８
ＭＢ）を第３図（ａ）に示すような１ウエイトの高速リ
ード／ライト（Ｒ／Ｗ）サイクルでアクセス制御する。
れた場合には、以後、ウェイトコントローラ１８は、そ
のＩ１０ボートレジスタの設定内容に従い、実装メモリ
カード４０つまり新タイプのメモリカード（４ＭＢ／８
ＭＢ）を第３図（ａ）に示すような１ウエイトの高速リ
ード／ライト（Ｒ／Ｗ）サイクルでアクセス制御する。
この時のデータリード／ライトタイミングは、第３図（
Ｃ）に示すように高速モードとなる。
Ｃ）に示すように高速モードとなる。
一方、実装メモリカード４０のメモリサイズかＩＭＢま
たは２ＭＢと判断された際には（ステップ５ｉｔ） 、
ＣＰＵＩＩは、低速リード／ライト（Ｒ／Ｗ）サイクル
に対応するウェイト値すなわち２ウエイトをウェイトコ
ントーラ１８のＩ１０ボートレジスタに設定しくステッ
プ５１５）、その後、通常のＯ８の起動処理に入る（ス
テップ８１Ｂ）。
たは２ＭＢと判断された際には（ステップ５ｉｔ） 、
ＣＰＵＩＩは、低速リード／ライト（Ｒ／Ｗ）サイクル
に対応するウェイト値すなわち２ウエイトをウェイトコ
ントーラ１８のＩ１０ボートレジスタに設定しくステッ
プ５１５）、その後、通常のＯ８の起動処理に入る（ス
テップ８１Ｂ）。
このようにＩ１０ボートレジスタに２ウエイトが設定さ
れた場合には、以後、ウェイトコントローラ１８は、そ
のＩ１０ボートレジスタの設定内容に従い、実装メモリ
カード４０つまり旧タイプのメモリカード（ＩＭＢ／２
ＭＢ）を、第３図（ｂ）に示すような２ウエイトの低速
リード／ライト（Ｒ／Ｗ）サイクルでアクセス制御する
。この時のデータリード／ライトタイミングは、第３図
（ｄ）に示すように低速モードとなる。
れた場合には、以後、ウェイトコントローラ１８は、そ
のＩ１０ボートレジスタの設定内容に従い、実装メモリ
カード４０つまり旧タイプのメモリカード（ＩＭＢ／２
ＭＢ）を、第３図（ｂ）に示すような２ウエイトの低速
リード／ライト（Ｒ／Ｗ）サイクルでアクセス制御する
。この時のデータリード／ライトタイミングは、第３図
（ｄ）に示すように低速モードとなる。
このように、この実施例においては、実装メモリカード
４０のタイプ（低速メモリカードか、または高速メモリ
カードか）がその容量によって判断されると共に、その
メモリカードのタイプつまりその動作スピードに対応し
た固有のウェイト値が１１０ポートレジスタに設定され
、そして、そのウェイト値に従ったり−ド／ライトサイ
クルで実装メモリカード４０がアクセス制御される。こ
のため、動作スピードおよび記憶要領を異にする新旧の
２種類の増設メモリの双方を共通の接続インターフェイ
スにより使用できるようになる。
４０のタイプ（低速メモリカードか、または高速メモリ
カードか）がその容量によって判断されると共に、その
メモリカードのタイプつまりその動作スピードに対応し
た固有のウェイト値が１１０ポートレジスタに設定され
、そして、そのウェイト値に従ったり−ド／ライトサイ
クルで実装メモリカード４０がアクセス制御される。こ
のため、動作スピードおよび記憶要領を異にする新旧の
２種類の増設メモリの双方を共通の接続インターフェイ
スにより使用できるようになる。
なお、上記し゛た実施例では、書込みデータと読の
出しデータとの照合による記憶容量孝読み取り処理を行
うことによって実装メモリカード４０が高速タイプのも
のであるか低速タイプのものであるかを識別したが、例
えば、実装メモリカード４０に切り欠き等の識別子を設
けておき、その識別子をハードウェア的に検出すること
によって実装メモリカード４０のタイプを判断すること
も可能である。
うことによって実装メモリカード４０が高速タイプのも
のであるか低速タイプのものであるかを識別したが、例
えば、実装メモリカード４０に切り欠き等の識別子を設
けておき、その識別子をハードウェア的に検出すること
によって実装メモリカード４０のタイプを判断すること
も可能である。
［発明の効果コ
以上詳記したように本発明によれば、増設メモリの接続
ポートをもつパーソナルコンピュータに於いて、上記ポ
ートに接続された増設メモリの動作スピードを判断し、
その動作スピードに固有のウェイト値を上記ポートのレ
ジスタに設定する手段と、上記ポートに接続された増設
メモリのアクセス時に、上記レジスタに設定されたウェ
イト値に従うリード／ライトサイクルで上記増設メモリ
をアクセス制御する手段とを有してなる構成としたこと
により、記憶容量及び動作スピードを異にする新旧の各
増設メモリを、動作スピードの速い新規メモリカードの
性能を十分に発揮しつつ共通の接続インターフェイスに
より使用できる。
ポートをもつパーソナルコンピュータに於いて、上記ポ
ートに接続された増設メモリの動作スピードを判断し、
その動作スピードに固有のウェイト値を上記ポートのレ
ジスタに設定する手段と、上記ポートに接続された増設
メモリのアクセス時に、上記レジスタに設定されたウェ
イト値に従うリード／ライトサイクルで上記増設メモリ
をアクセス制御する手段とを有してなる構成としたこと
により、記憶容量及び動作スピードを異にする新旧の各
増設メモリを、動作スピードの速い新規メモリカードの
性能を十分に発揮しつつ共通の接続インターフェイスに
より使用できる。
第１図は本発明の一実施例におけるシステム構成を示す
ブロック図、第２図は上記実施例におけるウェイト値設
定のための初期設定ルーチンを説明するフローチャート
、第３図は上記実施例における各ウェイト値に対応した
データリード／ライト動作を説明するタイミングチャー
トである。 １０Ａａ・・・システムバス、ｌＯＢ・・・内部ハス（
ＣＰＵバス）、１１・・・ＣＰＵ、１２・・・ＲＯＭ、
１３・・・ＲＡＭ。 １４−Ｄ Ｍ Ａ コントローラ（Ｄ Ｍ Ａ Ｃ；
ＤｉｒｅｃｔＭｅ＋＋ｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔ
ｒｏｌｌｅｒ） 、１５゛リフレッシュ信号生成回路（
Ｒ８Ｇ）、１Ｂ・・・インターバルタイマ（Ｐ Ｉ Ｔ
； ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｖａｌ
Ｔｉｍｅｒ）、１７−・・時計モジュール（ＲＴ Ｃ；
Ｒｅａｌ−Ｔｉｍｅ Ｃ１ｏｃｋ）、１８・・・ウェ
イトコントローラ（ＷＡＩＴ−ＣＯＮＴ ）、１９・・
・バックアップＲＡＭ、２０・・・拡張バスコネクタ（
ＥＢＣ）、２１・・・ハードディスクコントローラ（Ｉ
ＤＣ）、２２・・・フロッピーディスクコントローラ（
ＦＤＣ）、２３・・・プリンタコントローラ（ＰＲＴ−
ＣＯＮＴ） 、２４・・・入出力インターフェイス（Ｕ
Ａ ＲＴ ； Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｒｏ
ｎｏｕｓＲｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）
、２５−・・キーボードコントローラ、２６・・・表
示コントローラ（ＤＩＳＰ−ＣＯＮＴ） 、２７−１？
デ、ＴＲＡＭ （ＶＲＡＭ）、２８・・・漢字ＲＯＭ、
２９・・・辞書ＲＯＭ、３０・・・電源インターフェイ
ス（ＰＳ−ＩＦ）、３１・・・電源アダプタ（ＡＣアダ
プタ）、３２・・・電源回路（インテリジェントパワー
サプライ）、３３・・・電源スィッチ、３４Ｌ 、 ３
４Ｒ・・・メインバッテリイ （Ｍ−ＢＡＴＴＡ 、Ｍ
−ＢＡＴＴＢ ） 、３４Ｓ・・・サブバッテリイ （
Ｓ−ＢＡＴＴ） 、３５・・・フロッピーディスクドラ
イブ（ＦＤＤ）、３Ｂ・・・キーボード、３７・・・Ｌ
ＣＤ、４０・・・増設ＲＡＭ （メモリカード）、４１
・・・拡張ユニット、４２・・・内蔵コネクタ、４３・
・・ハードディスクバック。 出願人代理人 弁理士 鈴江武彦 第２図
ブロック図、第２図は上記実施例におけるウェイト値設
定のための初期設定ルーチンを説明するフローチャート
、第３図は上記実施例における各ウェイト値に対応した
データリード／ライト動作を説明するタイミングチャー
トである。 １０Ａａ・・・システムバス、ｌＯＢ・・・内部ハス（
ＣＰＵバス）、１１・・・ＣＰＵ、１２・・・ＲＯＭ、
１３・・・ＲＡＭ。 １４−Ｄ Ｍ Ａ コントローラ（Ｄ Ｍ Ａ Ｃ；
ＤｉｒｅｃｔＭｅ＋＋ｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔ
ｒｏｌｌｅｒ） 、１５゛リフレッシュ信号生成回路（
Ｒ８Ｇ）、１Ｂ・・・インターバルタイマ（Ｐ Ｉ Ｔ
； ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｖａｌ
Ｔｉｍｅｒ）、１７−・・時計モジュール（ＲＴ Ｃ；
Ｒｅａｌ−Ｔｉｍｅ Ｃ１ｏｃｋ）、１８・・・ウェ
イトコントローラ（ＷＡＩＴ−ＣＯＮＴ ）、１９・・
・バックアップＲＡＭ、２０・・・拡張バスコネクタ（
ＥＢＣ）、２１・・・ハードディスクコントローラ（Ｉ
ＤＣ）、２２・・・フロッピーディスクコントローラ（
ＦＤＣ）、２３・・・プリンタコントローラ（ＰＲＴ−
ＣＯＮＴ） 、２４・・・入出力インターフェイス（Ｕ
Ａ ＲＴ ； Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｒｏ
ｎｏｕｓＲｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）
、２５−・・キーボードコントローラ、２６・・・表
示コントローラ（ＤＩＳＰ−ＣＯＮＴ） 、２７−１？
デ、ＴＲＡＭ （ＶＲＡＭ）、２８・・・漢字ＲＯＭ、
２９・・・辞書ＲＯＭ、３０・・・電源インターフェイ
ス（ＰＳ−ＩＦ）、３１・・・電源アダプタ（ＡＣアダ
プタ）、３２・・・電源回路（インテリジェントパワー
サプライ）、３３・・・電源スィッチ、３４Ｌ 、 ３
４Ｒ・・・メインバッテリイ （Ｍ−ＢＡＴＴＡ 、Ｍ
−ＢＡＴＴＢ ） 、３４Ｓ・・・サブバッテリイ （
Ｓ−ＢＡＴＴ） 、３５・・・フロッピーディスクドラ
イブ（ＦＤＤ）、３Ｂ・・・キーボード、３７・・・Ｌ
ＣＤ、４０・・・増設ＲＡＭ （メモリカード）、４１
・・・拡張ユニット、４２・・・内蔵コネクタ、４３・
・・ハードディスクバック。 出願人代理人 弁理士 鈴江武彦 第２図
Claims (2)
- （１）、増設メモリの接続ポートをもつパーソナルコン
ピュータに於いて、上記ポートに接続された増設メモリ
の動作スピードを判断し、その動作スピードに固有のウ
ェイト値を上記ポートがもつ特定のレジスタに設定する
手段と、上記ポートに接続された増設メモリのアクセス
時に、上記レジスタに設定されたウェイト値に従うリー
ド／ライトサイクルで上記増設メモリをアクセス制御す
る手段とを具備してなることを特徴とするパーソナルコ
ンピュータ。 - （２）、増設メモリの接続ポートをもつパーソナルコン
ピュータに於いて、上記ポートに接続された増設メモリ
の記憶容量を判断し、その記憶容量に固有のウェイト値
を上記ポートがもつ特定のレジスタに設定する手段と、
上記ポートに接続された増設メモリのアクセス時に、上
記レジスタに設定されたウェイト値に従うリード／ライ
トサイクルで上記増設メモリをアクセス制御する手段と
を具備してなることを特徴とするパーソナルコンピュー
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324310A JPH04192047A (ja) | 1990-11-27 | 1990-11-27 | パーソナルコンピュータ |
| EP91118356A EP0487910A1 (en) | 1990-11-27 | 1991-10-28 | Portable computer for varying read/write cycle according to type of memory card |
| KR1019910021218A KR920010459A (ko) | 1990-11-27 | 1991-11-26 | 메모리카드의 종류에 따라 리드 라이트 사이클을 가변하는 휴대형 컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324310A JPH04192047A (ja) | 1990-11-27 | 1990-11-27 | パーソナルコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192047A true JPH04192047A (ja) | 1992-07-10 |
Family
ID=18164377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324310A Pending JPH04192047A (ja) | 1990-11-27 | 1990-11-27 | パーソナルコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0487910A1 (ja) |
| JP (1) | JPH04192047A (ja) |
| KR (1) | KR920010459A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304233B1 (ko) * | 1994-12-23 | 2001-11-22 | 로데릭 더블류 루이스 | 다수의메모리유형을수용할수있는시스템 |
| JP2018093894A (ja) * | 2016-12-07 | 2018-06-21 | 株式会社平和 | 遊技機 |
| JP2021003655A (ja) * | 2020-10-19 | 2021-01-14 | 株式会社平和 | 遊技機 |
| JP2021040891A (ja) * | 2019-09-10 | 2021-03-18 | 株式会社藤商事 | 遊技機 |
| JP2025020413A (ja) * | 2020-08-05 | 2025-02-12 | 株式会社藤商事 | 遊技機 |
| JP2025020412A (ja) * | 2020-08-05 | 2025-02-12 | 株式会社藤商事 | 遊技機 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123717A (ja) * | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5854944A (en) * | 1996-05-09 | 1998-12-29 | Motorola, Inc. | Method and apparatus for determining wait states on a per cycle basis in a data processing system |
| JPH09311812A (ja) * | 1996-05-24 | 1997-12-02 | Oki Electric Ind Co Ltd | マイクロコンピュータ |
| KR100447134B1 (ko) * | 1996-12-28 | 2006-02-28 | 엘지전자 주식회사 | 억세스데이터비트수조절기능및저전력소비기능을구비한디램컨트롤러 |
| US6578125B2 (en) * | 2000-02-14 | 2003-06-10 | Sanyo Electric Co., Ltd. | Memory access circuit and memory access control circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0043222B1 (en) * | 1980-06-26 | 1990-01-10 | Texas Instruments Incorporated | Data processing memory system |
| US4414664A (en) * | 1981-02-23 | 1983-11-08 | Genrad, Inc. | Wait circuitry for interfacing between field maintenance processor and device specific adaptor circuit |
| US4769764A (en) * | 1986-08-11 | 1988-09-06 | Isaac Levanon | Modular computer system with portable travel unit |
| JPH02235156A (ja) * | 1989-03-08 | 1990-09-18 | Canon Inc | 情報処理装置 |
-
1990
- 1990-11-27 JP JP2324310A patent/JPH04192047A/ja active Pending
-
1991
- 1991-10-28 EP EP91118356A patent/EP0487910A1/en not_active Withdrawn
- 1991-11-26 KR KR1019910021218A patent/KR920010459A/ko not_active Ceased
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304233B1 (ko) * | 1994-12-23 | 2001-11-22 | 로데릭 더블류 루이스 | 다수의메모리유형을수용할수있는시스템 |
| JP2018093894A (ja) * | 2016-12-07 | 2018-06-21 | 株式会社平和 | 遊技機 |
| JP2021040891A (ja) * | 2019-09-10 | 2021-03-18 | 株式会社藤商事 | 遊技機 |
| JP2025020413A (ja) * | 2020-08-05 | 2025-02-12 | 株式会社藤商事 | 遊技機 |
| JP2025020412A (ja) * | 2020-08-05 | 2025-02-12 | 株式会社藤商事 | 遊技機 |
| JP2021003655A (ja) * | 2020-10-19 | 2021-01-14 | 株式会社平和 | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0487910A1 (en) | 1992-06-03 |
| KR920010459A (ko) | 1992-06-26 |
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