JPH03208158A - 電子制御装置 - Google Patents
電子制御装置Info
- Publication number
- JPH03208158A JPH03208158A JP2003107A JP310790A JPH03208158A JP H03208158 A JPH03208158 A JP H03208158A JP 2003107 A JP2003107 A JP 2003107A JP 310790 A JP310790 A JP 310790A JP H03208158 A JPH03208158 A JP H03208158A
- Authority
- JP
- Japan
- Prior art keywords
- control means
- slave
- cpu
- master
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は例えばマイクロプロセッサのような各々独立し
た制御手段を複数備える電子制御装置に関する。
た制御手段を複数備える電子制御装置に関する。
［従来の技術コ
例えば複写機，ファクシミリなどにおいては，制御の内
容が複雑化しているので、単一のＣＰＵ（例えばマイク
ロプロセッサ二以下同様）でそのシステム全体を制御す
ることができない場合が多い。従ってこのような用途で
は，制御装置に複数のＣＰＵを搭載したものが多い． ところで、一般の制御装置においてはＣＰＵの制御プロ
グラムは，当該ＣＰＵがアクセス可能なＲＯＭ （読み
出し専用メモリ）に予め格納されており、ＣＰＵはＲＯ
Ｍの内容を読み取りながら処理を逐次実行する。複数の
ＣＰＵを備える制御装置においては、各々のＣＰＵにそ
れぞれ独立したＲＯＭを接続し、各々のＲＯＭに対応す
るＣＰＵの制御プログラムを格納するとともに、ＲＯＭ
の各々は目的のＣＰＵのみがアクセスできるように構威
されている。
容が複雑化しているので、単一のＣＰＵ（例えばマイク
ロプロセッサ二以下同様）でそのシステム全体を制御す
ることができない場合が多い。従ってこのような用途で
は，制御装置に複数のＣＰＵを搭載したものが多い． ところで、一般の制御装置においてはＣＰＵの制御プロ
グラムは，当該ＣＰＵがアクセス可能なＲＯＭ （読み
出し専用メモリ）に予め格納されており、ＣＰＵはＲＯ
Ｍの内容を読み取りながら処理を逐次実行する。複数の
ＣＰＵを備える制御装置においては、各々のＣＰＵにそ
れぞれ独立したＲＯＭを接続し、各々のＲＯＭに対応す
るＣＰＵの制御プログラムを格納するとともに、ＲＯＭ
の各々は目的のＣＰＵのみがアクセスできるように構威
されている。
［発明が解決しようとする課題］
ところで、処理内容の改良やバグ対策のために，ＣＰＵ
のプログラムは時々更新される。制御装置のプログラム
を更新する場合には、ＣＰＵに接続されたＲＯＭを内容
の更新された別のＲＯＭと交換することによってＣＰＵ
が読込むプログラムのデータを変更する．複数のＣＰＵ
を備える制御装置においても、各々のＣＰＵについてプ
ログラムを更新する毎に、変更するＣＰＵのＲＯＭを交
換している。
のプログラムは時々更新される。制御装置のプログラム
を更新する場合には、ＣＰＵに接続されたＲＯＭを内容
の更新された別のＲＯＭと交換することによってＣＰＵ
が読込むプログラムのデータを変更する．複数のＣＰＵ
を備える制御装置においても、各々のＣＰＵについてプ
ログラムを更新する毎に、変更するＣＰＵのＲＯＭを交
換している。
ところが，複数のＣＰＵを備える制御装置においては，
同一のシステムについて複数のＣＰＵで分担して処理を
実行するので、処理のタイミング，出力データの内容，
処理アドレスの値等々が互いに別のＣＰＵの動作に影響
を及ぼすことがある．このため、複数のＣＰＵの互いの
プログラムバージョンの組合せによっては、システムの
機能が正常に働かない場合が生じる． 全てのＣＰＵのプログラムを単一のＲＯＭ上に全て配置
するようにすれば、上述の組合せの問題は生じないが、
単一のＲＯＭを複数のＣＰＵが共通にアクセスすること
はできないので、複数個のＲＯＭの組合せによる問題は
従来は避けられなかった。
同一のシステムについて複数のＣＰＵで分担して処理を
実行するので、処理のタイミング，出力データの内容，
処理アドレスの値等々が互いに別のＣＰＵの動作に影響
を及ぼすことがある．このため、複数のＣＰＵの互いの
プログラムバージョンの組合せによっては、システムの
機能が正常に働かない場合が生じる． 全てのＣＰＵのプログラムを単一のＲＯＭ上に全て配置
するようにすれば、上述の組合せの問題は生じないが、
単一のＲＯＭを複数のＣＰＵが共通にアクセスすること
はできないので、複数個のＲＯＭの組合せによる問題は
従来は避けられなかった。
そこで本発明は、ＣＰＵなとの制御手段を複数備える制
御装置において，プログラム格納手段の種類の組合せに
よる動作異常の発生をなくすることを課題とする。
御装置において，プログラム格納手段の種類の組合せに
よる動作異常の発生をなくすることを課題とする。
［課題を解決するための手段コ
上記課題を解決するため，本発明においては、主リセッ
ト信号を発生する主リセット手段：前記主リセット信号
を受けるマスタ制御手段；少なくとも１つの、前記マス
タｆＩ／ＩＪｌ１手段とは独立した処理を実行するスレ
ーブ制御手段；前記スレーブ制御手段に印加される副リ
セット信号を発生する副リセット手段；前記マスタ制御
手段に接続され、該マスタ制御手段と前記スレーブ制御
手段の両者の動作を決定する情報を保持する、読み出し
専用メモリ手段；及び前記マスタ制御手段に対し少なく
とも書込み自在に接続され、前記スレーブ制御手段に対
し少なくとも読出し自在に接続された，共通メモリ手段
：を備えるとともに，前記マスタ制御手段は、前記副リ
セット手段を制御し、前記主リセット信号に応答して前
記読み出し専用メモリ手段上の情報を前記共通メモリ手
段上に転送し、転送が終了した後でスレーブ制御手段の
動作を許可する、ように構成する。
ト信号を発生する主リセット手段：前記主リセット信号
を受けるマスタ制御手段；少なくとも１つの、前記マス
タｆＩ／ＩＪｌ１手段とは独立した処理を実行するスレ
ーブ制御手段；前記スレーブ制御手段に印加される副リ
セット信号を発生する副リセット手段；前記マスタ制御
手段に接続され、該マスタ制御手段と前記スレーブ制御
手段の両者の動作を決定する情報を保持する、読み出し
専用メモリ手段；及び前記マスタ制御手段に対し少なく
とも書込み自在に接続され、前記スレーブ制御手段に対
し少なくとも読出し自在に接続された，共通メモリ手段
：を備えるとともに，前記マスタ制御手段は、前記副リ
セット手段を制御し、前記主リセット信号に応答して前
記読み出し専用メモリ手段上の情報を前記共通メモリ手
段上に転送し、転送が終了した後でスレーブ制御手段の
動作を許可する、ように構成する。
［作用］
本発明によれば、マスタ制御手段及びスレーブ制御手段
（Ｃ Ｐ Ｕ）の制御プログラムデータは、共に単一の
読み出し専用メモリ手段（ＲＯＭ）にまとめて格納して
おくことができる．従って、プログラムバージョンの組
合せによる動作異常が発生する恐れは全くない。
（Ｃ Ｐ Ｕ）の制御プログラムデータは、共に単一の
読み出し専用メモリ手段（ＲＯＭ）にまとめて格納して
おくことができる．従って、プログラムバージョンの組
合せによる動作異常が発生する恐れは全くない。
例えば，電源が投入された直後には、スレーブ制御手段
の動作は禁止され、その状態でマスタ制御手段が読み出
し専用メモリ手段に格納されたスレーブ制御手段用のプ
ログラムデータを共通メモリ手段上に転送し、その後で
スレーブ制御手段の動作を許可する．スレーブ制御手段
は，共通メモリ手段上に転送されたデータを読み出して
そのプログラムを実行する。
の動作は禁止され、その状態でマスタ制御手段が読み出
し専用メモリ手段に格納されたスレーブ制御手段用のプ
ログラムデータを共通メモリ手段上に転送し、その後で
スレーブ制御手段の動作を許可する．スレーブ制御手段
は，共通メモリ手段上に転送されたデータを読み出して
そのプログラムを実行する。
後述する本発明の好ましい実施例においては、共通メモ
リ手段をスレーブ制御手段からも書込み可能に構威し、
共通メモリ手段上にプログラムデータの領域とスレーブ
制御手段のワークエリアとを共存させている。また、プ
ログラムデータの領域に対するスレーブ制御手段の誤書
込みを防止するために、アドレスデコード手段及び書込
禁止手段を設け、プログラムデータのアドレスに対して
は、スレーブ制御手段の書込みを禁止する。
リ手段をスレーブ制御手段からも書込み可能に構威し、
共通メモリ手段上にプログラムデータの領域とスレーブ
制御手段のワークエリアとを共存させている。また、プ
ログラムデータの領域に対するスレーブ制御手段の誤書
込みを防止するために、アドレスデコード手段及び書込
禁止手段を設け、プログラムデータのアドレスに対して
は、スレーブ制御手段の書込みを禁止する。
本発明の他の目的及び特徴は、以下の図面を参照した実
施例説明によって明らかになろう。
施例説明によって明らかになろう。
［実施例コ
第１図に一実施例の制御装置の主要部の構威を示す。な
お第１図においては、制御対象及びそれと接続される入
力及び出力ポートならびに入出力インターフェース回路
の部分は図示を省略してある。
お第１図においては、制御対象及びそれと接続される入
力及び出力ポートならびに入出力インターフェース回路
の部分は図示を省略してある。
第１図を参照すると、この制御装置には２つのマイクロ
プロセッサ２０及び８０が備わっている。
プロセッサ２０及び８０が備わっている。
この例では、一方のマイクロプロセッサ２０がマスタＣ
ＰＵとして割当てられ、他方のマイクロプロセッサ８０
がスレーブＣＰＵとして割当てられている。マスタＣＰ
Ｕ２０のデータバス２ｌには、ＲＯＭ （読み出し専用
メモリ）５０，ＲＡＭ （読み書きメモリ）６０及び７
０が接続されている。
ＰＵとして割当てられ、他方のマイクロプロセッサ８０
がスレーブＣＰＵとして割当てられている。マスタＣＰ
Ｕ２０のデータバス２ｌには、ＲＯＭ （読み出し専用
メモリ）５０，ＲＡＭ （読み書きメモリ）６０及び７
０が接続されている。
ＲＯＭ５０，ＲＡＭ６０及び７０は、マスタＣＰＵ２０
の互いに異なるアドレスに割当てられており、マスタＣ
ＰＵがアドレスを指定することによってそれらのうちの
任意のチップを選択的にアクセスすることができる。マ
スタＣＰＵが出力するアドレス情報は、アドレスデコー
ダ４０によって識別され、各々のチップに割当てられた
特定領域内のアドレスが検出されると各々のチップに印
加するチップ選択信号をアクティブ（アクセス許可状態
に対応）にする。
の互いに異なるアドレスに割当てられており、マスタＣ
ＰＵがアドレスを指定することによってそれらのうちの
任意のチップを選択的にアクセスすることができる。マ
スタＣＰＵが出力するアドレス情報は、アドレスデコー
ダ４０によって識別され、各々のチップに割当てられた
特定領域内のアドレスが検出されると各々のチップに印
加するチップ選択信号をアクティブ（アクセス許可状態
に対応）にする。
ＲＯＭ５０上には，マスタＣＰＵ２０のためのプログラ
ムデータとスレーブＣＰＵ８０のためのプログラムデー
タとが所定のアドレス配置で予め記憶させてある。従っ
てマスタＣＰＵ２０は、電源がオンし後述するリセット
信号が解除された直後に、ＲＯＭ５０上のマスタＣＰＵ
用に割り当てられたアドレスからそれ自身のプログラム
データを読み出してそれを実行する。ＲＡＭ６０は、マ
スタＣＰＵ２０がその処理を実行するうえで必要な各種
の情報を一時的に蓄えるワークエリアとして利用される
． 一方、ＲＡＭ７０は、デュアルボートメモリと呼ばれる
ものであり，データバス及びアドレスバスを含む入出力
チャンネルを２組備えている．このメモリは、富士通（
株）製のＭＢ８４２１であり、いずれの入出力チャンネ
ルからも、各チャンネル非同期で入力（即ち書込み）と
出力（即ち読み出し）を行なうことができる。この実施
例では、ＲＡＭ７０の一方のチャンネルにマスタＣＰＵ
２０が接続され、他方のチャンネルにスレーブＣＰｔＪ
８０が接続されている， ＲＡＭ７０は、スレーブＣＰＵ８０のプログラムデータ
を格納するための領域とスレーブＣＰＵ８０のワークエ
リアの両方に利用される。ＲＡＭ７０は揮発性のメモリ
なので、ＲＡＭ７０上には初期状態ではプログラムデー
タが存在しない。この例では、スレーブＣＰＵ８ ０の
ためのプログラムデータがＲＯＭ５０上に備わっている
ので、電源がオンすると最初にマスタＣＰＵ２０が、Ｒ
○Ｍ５０をアクセスし、その中に存在するスレーブＣＰ
Ｕ用のプログラムデータをＲＡＭ７０上の所定アドレス
に転送する。その後でスレーブＣＰＵ８０の動作が許可
される。
ムデータとスレーブＣＰＵ８０のためのプログラムデー
タとが所定のアドレス配置で予め記憶させてある。従っ
てマスタＣＰＵ２０は、電源がオンし後述するリセット
信号が解除された直後に、ＲＯＭ５０上のマスタＣＰＵ
用に割り当てられたアドレスからそれ自身のプログラム
データを読み出してそれを実行する。ＲＡＭ６０は、マ
スタＣＰＵ２０がその処理を実行するうえで必要な各種
の情報を一時的に蓄えるワークエリアとして利用される
． 一方、ＲＡＭ７０は、デュアルボートメモリと呼ばれる
ものであり，データバス及びアドレスバスを含む入出力
チャンネルを２組備えている．このメモリは、富士通（
株）製のＭＢ８４２１であり、いずれの入出力チャンネ
ルからも、各チャンネル非同期で入力（即ち書込み）と
出力（即ち読み出し）を行なうことができる。この実施
例では、ＲＡＭ７０の一方のチャンネルにマスタＣＰＵ
２０が接続され、他方のチャンネルにスレーブＣＰｔＪ
８０が接続されている， ＲＡＭ７０は、スレーブＣＰＵ８０のプログラムデータ
を格納するための領域とスレーブＣＰＵ８０のワークエ
リアの両方に利用される。ＲＡＭ７０は揮発性のメモリ
なので、ＲＡＭ７０上には初期状態ではプログラムデー
タが存在しない。この例では、スレーブＣＰＵ８ ０の
ためのプログラムデータがＲＯＭ５０上に備わっている
ので、電源がオンすると最初にマスタＣＰＵ２０が、Ｒ
○Ｍ５０をアクセスし、その中に存在するスレーブＣＰ
Ｕ用のプログラムデータをＲＡＭ７０上の所定アドレス
に転送する。その後でスレーブＣＰＵ８０の動作が許可
される。
リセット回路１０は、電源オン時に所定時間だけリセッ
ト信号のパルスを発生する回路であり、このリセット信
号は、マスタＣＰＵ２０とフリッププロップ３０に印加
される。マスタＣＰＵ２０は、リセット信号によって初
期化され、アドレスカウンタを初期値（一般にはｏ ｏ
ｏ ｏ）にクリアし、リセット信号が解除されると、
初期値のアドレスからプログラムデータを読んで順次に
プログラムを実行する。
ト信号のパルスを発生する回路であり、このリセット信
号は、マスタＣＰＵ２０とフリッププロップ３０に印加
される。マスタＣＰＵ２０は、リセット信号によって初
期化され、アドレスカウンタを初期値（一般にはｏ ｏ
ｏ ｏ）にクリアし、リセット信号が解除されると、
初期値のアドレスからプログラムデータを読んで順次に
プログラムを実行する。
フリップフロップ３０は、リセット回ｉ！８１０の出力
する主リセット信号を受けると、スレーブＣＰＵ８０に
対して副リセット信号を出力する。この副リセット信号
は、主リセット信号が解除された後も保持され、次のセ
ット条件で解除される．即ち、主リセット信号が解除さ
れた後で、マスタＣＰＵ２０が、フリップフロップ３０
に割当てられた所定のアドレスに対して、所定のビット
（入力Ｄに接続されたビット）を立てたデータを書込む
と、フリップフロツプ３０がセットされ、その出力端子
ＱがＨ（高レベル）になるので，スレーブＣＰＵ８ ０
のリセットが解除される。
する主リセット信号を受けると、スレーブＣＰＵ８０に
対して副リセット信号を出力する。この副リセット信号
は、主リセット信号が解除された後も保持され、次のセ
ット条件で解除される．即ち、主リセット信号が解除さ
れた後で、マスタＣＰＵ２０が、フリップフロップ３０
に割当てられた所定のアドレスに対して、所定のビット
（入力Ｄに接続されたビット）を立てたデータを書込む
と、フリップフロツプ３０がセットされ、その出力端子
ＱがＨ（高レベル）になるので，スレーブＣＰＵ８ ０
のリセットが解除される。
スレーブ（：ＰＵ８ ０は，それのリセットが解除され
ると、副リセット信号によってクリアされた初期アドレ
スからプログラムデータを読んで、順次にプログラムを
実行する。この実施例では、初期アドレスは、ＲＡＭ７
０の先頭アドレスと一致するようにアドレスが割当てら
れているので、スレーブＣＰＵ８０は、マスタＣＰＵ２
０によってＲＯＭ５０からＲＡＭ７０上に転送されたプ
ログラムデータを読んでそのプログラムを実行すること
になる。
ると、副リセット信号によってクリアされた初期アドレ
スからプログラムデータを読んで、順次にプログラムを
実行する。この実施例では、初期アドレスは、ＲＡＭ７
０の先頭アドレスと一致するようにアドレスが割当てら
れているので、スレーブＣＰＵ８０は、マスタＣＰＵ２
０によってＲＯＭ５０からＲＡＭ７０上に転送されたプ
ログラムデータを読んでそのプログラムを実行すること
になる。
この制御装置においては、メモリアドレスのマップが第
３図のように割当てられている。第３図を参照すると、
ＲＡＭ７０上の全アドレスに対し、マスタＣＰＵ２０が
読み書き可能になっているが、スレーブＣＰＵ８０に対
してはＲＡＭ７０上のアドレスは機能的に異なる２つの
領域に区分されている。即ち、プログラム領域に対して
はスレーブＣＰＵ８０は読み出しは可能であるが、書込
みは不可能になっており、それ以外のワークエリアのア
ドレスについては、読み書きともに可能になっている。
３図のように割当てられている。第３図を参照すると、
ＲＡＭ７０上の全アドレスに対し、マスタＣＰＵ２０が
読み書き可能になっているが、スレーブＣＰＵ８０に対
してはＲＡＭ７０上のアドレスは機能的に異なる２つの
領域に区分されている。即ち、プログラム領域に対して
はスレーブＣＰＵ８０は読み出しは可能であるが、書込
みは不可能になっており、それ以外のワークエリアのア
ドレスについては、読み書きともに可能になっている。
再び第１図を参照すると、ＲＡＭ７０の第２書込み制御
端子ＷＲ２ （反転記号（オーバーライン）は省略、以
下同様）は、ゲートＧ２を介して、スレーブＣＰＵ８０
の書込制御端子ＷＲと接続されており、ゲートＧ２の一
方の入力端子には、デコーダ９０の出力するゲート信号
が印加されている。
端子ＷＲ２ （反転記号（オーバーライン）は省略、以
下同様）は、ゲートＧ２を介して、スレーブＣＰＵ８０
の書込制御端子ＷＲと接続されており、ゲートＧ２の一
方の入力端子には、デコーダ９０の出力するゲート信号
が印加されている。
デコーダ９０は、スレーブＣＰＵ８ ０のアドレスバス
に接続されており、スレーブＣＰＵ８０が特定範囲内の
アドレス情報を出力した時に、それを検出し、信号を出
力する。実際にはデコーダ９０の出力する信号は，第３
図に示すＲＡＭ７０上の全アドレス領域内の値を検出し
た時にアクティブになる信号と．ＲＡＭ７０上のワーク
エリア領域内の値を検出した時にアクティブになる信号
の２つである。前者の信号はＲＡＭ７０のチップセレク
ト端子ＣＳ２に印加され、後者の信号がゲートＧ２の入
力端子に印加される。つまり，スレーブＣＰＵ８０がプ
ログラム領域のアドレス情報をアドレスバスに出力する
時には、仮にスレーブＣＰＵの番込端子ＷＲがアクティ
ブ（Ｌ）になったとしても、ゲートＧ２の出力が非アク
ティブ（Ｈ）の状態を維持するので、ＲＡＭ７０の書込
み端子ＷＲ２は臀込状態にならず，従ってプログラム領
域に対してはスレーブｃ ｐ ｕ ｆＪ＜書込みを行な
うことはない。これによって、誤書込みの発生を防止し
、装置の暴走等の可能性を小さくすることができる、 なお第１図において、ＲＳＴはリセット端子、ＲＤ，Ｒ
ＤＬ，ＲＤ２は読出し制御端子、ＷＲ，ＷＲＩ，ＷＲ２
は書込み制御端子、ＣＳ，ＣＳＩ，ＣＳ２はチップセレ
クト制御端子、ＣＬＲはクリア制御端子、ＯＥは出力許
可端子をそれぞれ示している。
に接続されており、スレーブＣＰＵ８０が特定範囲内の
アドレス情報を出力した時に、それを検出し、信号を出
力する。実際にはデコーダ９０の出力する信号は，第３
図に示すＲＡＭ７０上の全アドレス領域内の値を検出し
た時にアクティブになる信号と．ＲＡＭ７０上のワーク
エリア領域内の値を検出した時にアクティブになる信号
の２つである。前者の信号はＲＡＭ７０のチップセレク
ト端子ＣＳ２に印加され、後者の信号がゲートＧ２の入
力端子に印加される。つまり，スレーブＣＰＵ８０がプ
ログラム領域のアドレス情報をアドレスバスに出力する
時には、仮にスレーブＣＰＵの番込端子ＷＲがアクティ
ブ（Ｌ）になったとしても、ゲートＧ２の出力が非アク
ティブ（Ｈ）の状態を維持するので、ＲＡＭ７０の書込
み端子ＷＲ２は臀込状態にならず，従ってプログラム領
域に対してはスレーブｃ ｐ ｕ ｆＪ＜書込みを行な
うことはない。これによって、誤書込みの発生を防止し
、装置の暴走等の可能性を小さくすることができる、 なお第１図において、ＲＳＴはリセット端子、ＲＤ，Ｒ
ＤＬ，ＲＤ２は読出し制御端子、ＷＲ，ＷＲＩ，ＷＲ２
は書込み制御端子、ＣＳ，ＣＳＩ，ＣＳ２はチップセレ
クト制御端子、ＣＬＲはクリア制御端子、ＯＥは出力許
可端子をそれぞれ示している。
第２図に、第１図のマスタＣＰｔＪ２０の電源オン時の
処理の概略を示してある。即ち，第２図において、ステ
ップ１ではマスタＣＰＵがそれ自身の初期化を実行し、
ステップ２ではＲＯＭ上の一部のデータ（スレーブＣＰ
Ｕのプログラムデータ）をＲＡＭ７０上のプログラム領
域に転送する。次のステップ３では、フリップフロップ
３ｏをセットすることによって、副リセット信号を解除
し、スレーブＣＰＵ８ ０の動作を許可する。この後は
マスタＣＰＵは通常の動作を実行する。
処理の概略を示してある。即ち，第２図において、ステ
ップ１ではマスタＣＰＵがそれ自身の初期化を実行し、
ステップ２ではＲＯＭ上の一部のデータ（スレーブＣＰ
Ｕのプログラムデータ）をＲＡＭ７０上のプログラム領
域に転送する。次のステップ３では、フリップフロップ
３ｏをセットすることによって、副リセット信号を解除
し、スレーブＣＰＵ８ ０の動作を許可する。この後は
マスタＣＰＵは通常の動作を実行する。
なお上記実施例においては、単一のマスタｃＰＵと単一
のスレーブＣＰＵとで制御装置を構或する場合を示した
が，例えば、スレーブＣＰＵを複数設ける場合にも同様
に本発明を実施することができる。その場合には、各々
のスレーブＣＰＵとマスタＣＰＵとの間にそれぞれデュ
アルボートメモリを介在すればよい。また例えば、スレ
ーブＣＰＵに更に下位のスレーブＣＰＵを接続すること
もできる。その場合には，上位のスレーブＣＰＵと下位
のスレーブＣＰＵとの間に、デュアルボートメモリを介
在すればよい。
のスレーブＣＰＵとで制御装置を構或する場合を示した
が，例えば、スレーブＣＰＵを複数設ける場合にも同様
に本発明を実施することができる。その場合には、各々
のスレーブＣＰＵとマスタＣＰＵとの間にそれぞれデュ
アルボートメモリを介在すればよい。また例えば、スレ
ーブＣＰＵに更に下位のスレーブＣＰＵを接続すること
もできる。その場合には，上位のスレーブＣＰＵと下位
のスレーブＣＰＵとの間に、デュアルボートメモリを介
在すればよい。
なお上記実施例においては、デュアルボートメモリとし
ていずれのチャンネルからでも読み出しと書き込ｂの両
方ができるものを用いたが、最小限の機能としては，マ
スタ側から書込みができ、スレーブ側から読み出しがで
きるものであればよい。
ていずれのチャンネルからでも読み出しと書き込ｂの両
方ができるものを用いたが、最小限の機能としては，マ
スタ側から書込みができ、スレーブ側から読み出しがで
きるものであればよい。
［効果］
以上のとおり本発明によれば，単一の読み出し専用メモ
リ手段（５０）上に、マスタ制御手段（２０）及びスレ
ーブ制御手段（８０）の両方のプログラムデータをまと
めて配置することができる。従って、プログラムの改良
やバグ対策のためにプログラムを更新し、互いにバージ
ョンの異なる複数種類のＲＯＭができたとしても、いず
れのＲＯＭについても、マスタ制御手段とスレーブ制御
手段との相性が適合しない組合せは最初から存在しない
ように作ることができるので．ＲＯＭの交換による装置
の動作不良の発生は避けることができる。
リ手段（５０）上に、マスタ制御手段（２０）及びスレ
ーブ制御手段（８０）の両方のプログラムデータをまと
めて配置することができる。従って、プログラムの改良
やバグ対策のためにプログラムを更新し、互いにバージ
ョンの異なる複数種類のＲＯＭができたとしても、いず
れのＲＯＭについても、マスタ制御手段とスレーブ制御
手段との相性が適合しない組合せは最初から存在しない
ように作ることができるので．ＲＯＭの交換による装置
の動作不良の発生は避けることができる。
第１図は、本発明を実施する一形式の制御装置の電気回
路を示すブロック図である． 第２図は、第１図のマスタＣＰＵ２０の電源投入直後の
動作を示すフローチャートである。 第３図は、第１図の装置における主要部分のメモリマッ
プである。 １０：リセット回路（主リセット手段）２０：マスタＣ
ＰＵ （マスタ制御手段）３０：フリップフロップ（副
リセット手段）４０：アドレスデコーダ ５０：ＲＯＭ（読み出し専用メモリ手段）６ ０ ：
ＲＡＭ ７０：デュアルポートメモリ（共通メモリ手段）８０：
スレーブＣＰＵ （スレーブ制御手段）９０：デコーダ
（アドレスデコード手段）Ｇ２：ゲート（書込禁止手段
）
路を示すブロック図である． 第２図は、第１図のマスタＣＰＵ２０の電源投入直後の
動作を示すフローチャートである。 第３図は、第１図の装置における主要部分のメモリマッ
プである。 １０：リセット回路（主リセット手段）２０：マスタＣ
ＰＵ （マスタ制御手段）３０：フリップフロップ（副
リセット手段）４０：アドレスデコーダ ５０：ＲＯＭ（読み出し専用メモリ手段）６ ０ ：
ＲＡＭ ７０：デュアルポートメモリ（共通メモリ手段）８０：
スレーブＣＰＵ （スレーブ制御手段）９０：デコーダ
（アドレスデコード手段）Ｇ２：ゲート（書込禁止手段
）
Claims (3)
- （１）主リセット信号を発生する主リセット手段；前記
主リセット信号を受けるマスタ制御手段； 少なくとも１つの、前記マスタ制御手段と は独立した処理を実行するスレーブ制御手段；前記スレ
ーブ制御手段に印加される副リセット信号を発生する副
リセット手段； 前記マスタ制御手段に接続され、該マスタ制御手段と前
記スレーブ制御手段の両者の動作を決定する情報を保持
する、読み出し専用メモリ手段；及び 前記マスタ制御手段に対し少なくとも書込み自在に接続
され、前記スレーブ制御手段に対し少なくとも読出し自
在に接続された、共通メモリ手段； を備えるとともに、前記マスタ制御手段は、前記副リセ
ット手段を制御し、前記主リセット信号に応答して前記
読み出し専用メモリ手段上の情報を前記共通メモリ手段
上に転送し、転送が終了した後でスレーブ制御手段の動
作を許可する、電子制御装置。 - （２）前記共通メモリ手段はスレーブ制御手段に対して
も書込自在に構成された、前記請求項１記載の電子制御
装置。 - （３）前記スレーブ制御手段の出力するアドレス情報か
ら特定のアドレスを認識するアドレスデコード手段と、
該手段が特定のアドレスを検出した時にスレーブ制御手
段から共通メモリ手段への書込みを禁止する書込禁止手
段を備える、前記請求項２記載の電子制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003107A JPH03208158A (ja) | 1990-01-10 | 1990-01-10 | 電子制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003107A JPH03208158A (ja) | 1990-01-10 | 1990-01-10 | 電子制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03208158A true JPH03208158A (ja) | 1991-09-11 |
Family
ID=11548125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003107A Pending JPH03208158A (ja) | 1990-01-10 | 1990-01-10 | 電子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03208158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008203842A (ja) * | 2008-01-30 | 2008-09-04 | Seiko Epson Corp | 表示装置および回路 |
| US8154509B2 (en) | 2004-08-04 | 2012-04-10 | Seiko Epson Corporation | Electronic display system, electronic paper writing device, electronic paper and method for manufacturing the same |
| CN104932914A (zh) * | 2014-03-19 | 2015-09-23 | 日本电气株式会社 | 多cpu启动电路和多cpu启动方法 |
-
1990
- 1990-01-10 JP JP2003107A patent/JPH03208158A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154509B2 (en) | 2004-08-04 | 2012-04-10 | Seiko Epson Corporation | Electronic display system, electronic paper writing device, electronic paper and method for manufacturing the same |
| JP2008203842A (ja) * | 2008-01-30 | 2008-09-04 | Seiko Epson Corp | 表示装置および回路 |
| CN104932914A (zh) * | 2014-03-19 | 2015-09-23 | 日本电气株式会社 | 多cpu启动电路和多cpu启动方法 |
| JP2015179411A (ja) * | 2014-03-19 | 2015-10-08 | 日本電気株式会社 | 複数ｃｐｕの起動回路、複数ｃｐｕの起動方法及び複数ｃｐｕの起動回路のプログラム |
| CN104932914B (zh) * | 2014-03-19 | 2019-07-12 | 日本电气株式会社 | 多cpu启动电路和多cpu启动方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0468454B1 (en) | Interrupt controller | |
| US4701846A (en) | Computer system capable of interruption using special protection code for write interruption region of memory device | |
| US5802347A (en) | Emulator with function for detecting illegal access to special function register | |
| US5175831A (en) | System register initialization technique employing a non-volatile/read only memory | |
| US4314332A (en) | Memory control system | |
| JPS6319058A (ja) | メモリ装置 | |
| JPS6342294B2 (ja) | ||
| US20060168385A1 (en) | Interrupt controller for a microprocessor | |
| US7447853B2 (en) | Data copy device | |
| US5201052A (en) | System for transferring first and second ring information from program status word register and store buffer | |
| JP2664144B2 (ja) | 多重化処理装置の切替方法および装置 | |
| JPS6217299B2 (ja) | ||
| EP0382529B1 (en) | Microprocessor having store buffer | |
| JPH05225361A (ja) | レジスタ書換え方式 | |
| JP2687679B2 (ja) | プログラム開発装置 | |
| JP3293144B2 (ja) | 周辺制御装置 | |
| JPS605369A (ja) | メモリ制御方式 | |
| JPH0480860A (ja) | プログラムロード方式 | |
| JP3997505B2 (ja) | プログラマブルコントローラのシステムプログラム書き換え方法 | |
| JPS5872233A (ja) | チヤネル装置 | |
| JPH07244610A (ja) | 情報処理装置 | |
| JPS60258654A (ja) | 半導体記憶装置 | |
| JPS6393059A (ja) | メモリカ−ド | |
| JPS6022383B2 (ja) | 入出力制御装置 | |
| JPH03147457A (ja) | 交換機における周辺装置のデバツグ装置 |