JPH03208373A - Ｓｏｉ型薄膜トランジスタ - Google Patents
Ｓｏｉ型薄膜トランジスタInfo
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- JPH03208373A JPH03208373A JP157890A JP157890A JPH03208373A JP H03208373 A JPH03208373 A JP H03208373A JP 157890 A JP157890 A JP 157890A JP 157890 A JP157890 A JP 157890A JP H03208373 A JPH03208373 A JP H03208373A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、Ｓｏ ｒ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｉｎｇ Ｓ ｕｂｓｔｒａｔｅ）構造を
有する薄膜トランジスタに関する。
ｎｓｕｌａｔｉｎｇ Ｓ ｕｂｓｔｒａｔｅ）構造を
有する薄膜トランジスタに関する。
［従来の技術］
近年、３次元回路素子実現のため、５ＯＩ）ランジスタ
が、活発に研究されている。そのようなＳＯＩ素子は、
例えば、次の様にして形成されていた。
が、活発に研究されている。そのようなＳＯＩ素子は、
例えば、次の様にして形成されていた。
単結晶ウェハー上に、絶縁膜を形成し、所望の領域を開
孔し、種となる単結晶を露出させる。次に、その種結晶
部から単結晶を絶縁膜上にまで成長させ、その領域にト
ランジスタを形成していた。
孔し、種となる単結晶を露出させる。次に、その種結晶
部から単結晶を絶縁膜上にまで成長させ、その領域にト
ランジスタを形成していた。
単結晶の成長方法としては、絶縁膜に開孔部を設けた単
結晶基板を、通常のエピタキシャル装置を用いて、開孔
部から選択エピタキシャル成長させ、更に、絶縁膜上へ
ＥＬＯ（旦ｐｉｔａｘｉａｌＬ ａｔｅｒａｌ Ｏｖ
ｅｒｇｒｏｗｔｈ）成長させたり、開孔部を覆う様に非
晶質シリコンや多結晶シリコンを堆積させ、レーザービ
ームや電子ビームなどによりＬＳＰＥ （Ｌａｔｅｒａ
ｌ ５ｏｌｉｄ Ｐｈａｓｅ 旦ｐｉｔａｘｙ）
成長させたりしたものが、用いられる。
結晶基板を、通常のエピタキシャル装置を用いて、開孔
部から選択エピタキシャル成長させ、更に、絶縁膜上へ
ＥＬＯ（旦ｐｉｔａｘｉａｌＬ ａｔｅｒａｌ Ｏｖ
ｅｒｇｒｏｗｔｈ）成長させたり、開孔部を覆う様に非
晶質シリコンや多結晶シリコンを堆積させ、レーザービ
ームや電子ビームなどによりＬＳＰＥ （Ｌａｔｅｒａ
ｌ ５ｏｌｉｄ Ｐｈａｓｅ 旦ｐｉｔａｘｙ）
成長させたりしたものが、用いられる。
これらの絶縁膜上の単結晶は、そのまま用いられるか、
必要ならば、研磨、エツチング、犠牲酸化などにより、
平坦化、あるいは、薄膜化したのち、電気的分離のため
、島状にエツチング分離されて用いられる。
必要ならば、研磨、エツチング、犠牲酸化などにより、
平坦化、あるいは、薄膜化したのち、電気的分離のため
、島状にエツチング分離されて用いられる。
［発明が解決しようとしている課題］
前述のＳＯＩＯ子は、結晶性を単結晶のそれに近づけて
高性能化を図るとともに、最近では、膜厚を超薄膜化（
０，１μｍ以下）にすることで、固有のメカニズムによ
って、非常に高いモビリティを得ようとする研究がある
。
高性能化を図るとともに、最近では、膜厚を超薄膜化（
０，１μｍ以下）にすることで、固有のメカニズムによ
って、非常に高いモビリティを得ようとする研究がある
。
しかし、そのような研究においては、特定の特性のみが
注目されているが、一方ＳＯＩ特有の種々の問題の解決
は、まだ十分ではない。すなわち、本発明者らはＳＯ工
槽構造有する薄膜トランジスタの全般的な電気特性に関
する研究を進めた結果、半導体層の膜厚が、ある所定の
膜厚より薄くなると、良く知られたＳＯＩＯ導体層のフ
ローティングに起因する第２図の１に示す様なドレイン
電流の折れ曲がり現象（キンク現象）の他に。
注目されているが、一方ＳＯＩ特有の種々の問題の解決
は、まだ十分ではない。すなわち、本発明者らはＳＯ工
槽構造有する薄膜トランジスタの全般的な電気特性に関
する研究を進めた結果、半導体層の膜厚が、ある所定の
膜厚より薄くなると、良く知られたＳＯＩＯ導体層のフ
ローティングに起因する第２図の１に示す様なドレイン
電流の折れ曲がり現象（キンク現象）の他に。
ゲート電圧がＯ■の時（ＯＦＦ時）のドレイン耐圧が、
厚膜の場合に比較して急激に劣化することを突き止めた
。
厚膜の場合に比較して急激に劣化することを突き止めた
。
これは、ＯＦＦ時であっても両側を絶縁層で挟んだ半導
体層で構成されたＳＯＩ型ＭＩＳ−ＦＥＴにおいては、
発生した少数キャリヤは、チャネル領域内ゲート絶縁膜
、または、他の絶縁層との界面近傍の低ポテンシヤル領
域に蓄積し、その結果ソース／ドレイン耐圧が劣化する
のである。
体層で構成されたＳＯＩ型ＭＩＳ−ＦＥＴにおいては、
発生した少数キャリヤは、チャネル領域内ゲート絶縁膜
、または、他の絶縁層との界面近傍の低ポテンシヤル領
域に蓄積し、その結果ソース／ドレイン耐圧が劣化する
のである。
今まで述べたような、チャネルへのキャリヤの蓄積を防
ぐためには、バルクＳｉを用いたトランジスタに見られ
るようなチャネル電位をとり、チャネルに流れ込んでき
た、少数キャリヤを蓄積させない様にすることが考えら
れる。しかしながら、通常のバルクＳｉ上のトランジス
タと同様の素子構造とすると、チャネル電位は、ソース
・ドレイン領域の外側からとらねばならず、素子面積が
増大し、ＳＯＩＯランジスタに求められる３次元回路の
高集積化という観点から太き（ずれてしまうという問題
があった。
ぐためには、バルクＳｉを用いたトランジスタに見られ
るようなチャネル電位をとり、チャネルに流れ込んでき
た、少数キャリヤを蓄積させない様にすることが考えら
れる。しかしながら、通常のバルクＳｉ上のトランジス
タと同様の素子構造とすると、チャネル電位は、ソース
・ドレイン領域の外側からとらねばならず、素子面積が
増大し、ＳＯＩＯランジスタに求められる３次元回路の
高集積化という観点から太き（ずれてしまうという問題
があった。
［発明の目的］
本発明は、以上のような新しい知見に基づき、ＳＯＩＯ
造のトランジスタにおいて、薄膜化による高モビリティ
および低寄生容量といった高特性を維持しつつ、ＯＦＦ
時のドレイン耐圧の劣化を改善した、素子面積の増大の
ない薄膜トランジスタを実現しようとするものである。
造のトランジスタにおいて、薄膜化による高モビリティ
および低寄生容量といった高特性を維持しつつ、ＯＦＦ
時のドレイン耐圧の劣化を改善した、素子面積の増大の
ない薄膜トランジスタを実現しようとするものである。
［課題を解決するための手段及び作用］本発明は、上記
課題点を解決するため、絶縁膜上に形成された、チャネ
ル部、ゲート、ソース及びドレイン部、及び、それらの
引出電極からなるＳＯＩＯ薄膜トランジスタにおいて、
前記ＳＯＴＯ薄膜トランジスタは、単結晶基板を種とし
て成長させた単結晶半導体層上に形成され、かつ、ゲー
ト電極と反対側、チャネル部直下の前記種結晶を介した
基板による、チャネル電位固定電極を有することを特徴
とする、ＳＯＩＯ薄膜トランジスタを提供するものであ
る。
課題点を解決するため、絶縁膜上に形成された、チャネ
ル部、ゲート、ソース及びドレイン部、及び、それらの
引出電極からなるＳＯＩＯ薄膜トランジスタにおいて、
前記ＳＯＴＯ薄膜トランジスタは、単結晶基板を種とし
て成長させた単結晶半導体層上に形成され、かつ、ゲー
ト電極と反対側、チャネル部直下の前記種結晶を介した
基板による、チャネル電位固定電極を有することを特徴
とする、ＳＯＩＯ薄膜トランジスタを提供するものであ
る。
本発明によれば、チャネル部に注入されたキャリアを、
チャネル電位固定電極によって消滅させることができ、
チャネル部へのキャリヤの蓄積を防ぐことが可能である
。
チャネル電位固定電極によって消滅させることができ、
チャネル部へのキャリヤの蓄積を防ぐことが可能である
。
［実施態様例］
本発明の実施態様例を、図面を用いて説明する。
第１図は本発明によるＳＯＩＯ薄型トランジスタの作成
工程を示す断面図である。
工程を示す断面図である。
第１図（ａ）に示す様に、基体としての単結晶基板１上
に、絶縁膜２を形成し、所望の領域に開孔部３を設ける
。
に、絶縁膜２を形成し、所望の領域に開孔部３を設ける
。
次に、第１図（ｂ）に示す様に、トランジスタを形成す
る半導体層４を開孔部３上に形成する。半導体層４とし
ては、単結晶基板１から開孔部３を通して気相成長法に
より選択エピタキシャル成長させ、更に、絶縁膜２上に
、横方向成長（ＥＬＯ： Ｅ ｐｉｔａｘｉａｌ Ｌ
ａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）させたもの
や、開孔部３を覆って堆積させた多結晶や非晶質シリコ
ンを、単結晶を種として、レーザーなどにより絶縁膜状
に横方向成長（ＬＳＰＥ＋Ｌ ａｔｅｒａｌ Ｓ ｏ
ｌｉｄ Ｐ ｈａｓｅ 旦ｐｉｔａｘｙ）させたも
のを用いることができる。
る半導体層４を開孔部３上に形成する。半導体層４とし
ては、単結晶基板１から開孔部３を通して気相成長法に
より選択エピタキシャル成長させ、更に、絶縁膜２上に
、横方向成長（ＥＬＯ： Ｅ ｐｉｔａｘｉａｌ Ｌ
ａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）させたもの
や、開孔部３を覆って堆積させた多結晶や非晶質シリコ
ンを、単結晶を種として、レーザーなどにより絶縁膜状
に横方向成長（ＬＳＰＥ＋Ｌ ａｔｅｒａｌ Ｓ ｏ
ｌｉｄ Ｐ ｈａｓｅ 旦ｐｉｔａｘｙ）させたも
のを用いることができる。
これらの半導体層を、必要ならば、研磨などにより表面
を平坦化した後、所望の領域のみを残して、エツチング
除去する。
を平坦化した後、所望の領域のみを残して、エツチング
除去する。
次に、第１図（Ｃ）、第１図（ｄ）に示すが如（、ゲー
ト絶縁膜５を形成し、ゲート電極６を形成する。更に、
周知の技術により、ソース及びドレイン領域７をイオン
注入法などにより形成し、おのおのの引出電極８を形成
する。
ト絶縁膜５を形成し、ゲート電極６を形成する。更に、
周知の技術により、ソース及びドレイン領域７をイオン
注入法などにより形成し、おのおのの引出電極８を形成
する。
［実施例］
本発明の実施例を、図面を用いて詳細に述べる。
第１図に、本発明によるＳＯＩ型薄膜トランジスタの工
程断面フローを示した。
程断面フローを示した。
板状基体として、Ｐ （１００） ０．１〜０．２Ωｃ
ｍの単結晶シリコンウェハー基板１を、熱酸化して、酸
化膜２を５０００人形成し、周知のフォトリソ技術によ
り、酸化膜２に１ｕｍの開孔部３を形成した（第１図（
ａ））。
ｍの単結晶シリコンウェハー基板１を、熱酸化して、酸
化膜２を５０００人形成し、周知のフォトリソ技術によ
り、酸化膜２に１ｕｍの開孔部３を形成した（第１図（
ａ））。
次に、通常のエピタキシャル装置を用いて、選択エピタ
キシャル成長及びＥＬＯ成長により、ソースガスとして
５ｉＣ１□Ｈ２、キャリヤガスとしてＨ２，不純物ガス
としてＢａＨａを用い、圧カフ６０Ｔｏｒｒ、温度１０
００℃の条件で、５０１層４の成長を行なった。この５
０１層４は、トランジスタを形成できる大きさである１
５μｍ×１５μｍ以上までＥＬＯ成長させた後、通常の
メカノケミカル研磨により、表面を研磨し、厚さ２００
０人に平坦化した（第１図（ｂ））。
キシャル成長及びＥＬＯ成長により、ソースガスとして
５ｉＣ１□Ｈ２、キャリヤガスとしてＨ２，不純物ガス
としてＢａＨａを用い、圧カフ６０Ｔｏｒｒ、温度１０
００℃の条件で、５０１層４の成長を行なった。この５
０１層４は、トランジスタを形成できる大きさである１
５μｍ×１５μｍ以上までＥＬＯ成長させた後、通常の
メカノケミカル研磨により、表面を研磨し、厚さ２００
０人に平坦化した（第１図（ｂ））。
次に、熱酸化法により、ゲート酸化膜５を５００人形成
し、ゲート長３μｍ、ゲート幅９μｍのゲート電極６を
、開孔部３をカバーして形成した。次に、イオン注入法
により、ソース・ドレイン領域７を形成した。その際、
開孔部３は、イオン注入されないチャネル部と連結して
いる（第１図（Ｃ））。
し、ゲート長３μｍ、ゲート幅９μｍのゲート電極６を
、開孔部３をカバーして形成した。次に、イオン注入法
により、ソース・ドレイン領域７を形成した。その際、
開孔部３は、イオン注入されないチャネル部と連結して
いる（第１図（Ｃ））。
次に、層間絶縁膜９を形成した後、コンタクト孔１０を
形成し、引き出し電極８を形成した。また、引き＄し電
極８は、ゲート６、ソース・ドレイン領域７以外に、基
板１からもとった（第１図（ｄ））。
形成し、引き出し電極８を形成した。また、引き＄し電
極８は、ゲート６、ソース・ドレイン領域７以外に、基
板１からもとった（第１図（ｄ））。
本実施例によれば、選択エピタキシャル成長させるため
の単結晶シリコン基板１を、そのままチャネル電位固定
用電極として用いることができる。
の単結晶シリコン基板１を、そのままチャネル電位固定
用電極として用いることができる。
ＳＯＩ層４内に、新たに電極を取るとすると、段差のあ
る素子表面側から、チャネル部にコンタクト用のスペー
ス、及び電極を形成する必要があり、そのためのアライ
メント及びエツチングマージンを考慮すると、前述した
如く、素子面積の増大を招く。本実施例においては、チ
ャネル用電極が、実質上、シリコン島によってそろって
いる（セルフ・アラインになっている）ので、素子の集
積化の妨げにならない。
る素子表面側から、チャネル部にコンタクト用のスペー
ス、及び電極を形成する必要があり、そのためのアライ
メント及びエツチングマージンを考慮すると、前述した
如く、素子面積の増大を招く。本実施例においては、チ
ャネル用電極が、実質上、シリコン島によってそろって
いる（セルフ・アラインになっている）ので、素子の集
積化の妨げにならない。
そして、チャネルに流れ込んだ少数キャリヤは、チャネ
ル電極によって、速やかに消滅させられ、少数キャリヤ
の蓄積によるチャネル部のポテンシャル変動によるＫＩ
ＮＫ現象を防止することができた。
ル電極によって、速やかに消滅させられ、少数キャリヤ
の蓄積によるチャネル部のポテンシャル変動によるＫＩ
ＮＫ現象を防止することができた。
このことは、本実施例と同様の構成で、ＳＯＩ膜厚を、
例えば５０００人、１００００人とした場合でも、同じ
＜ＫＩＮＫ現象は認められず、本発明の効果を確認でき
た。
例えば５０００人、１００００人とした場合でも、同じ
＜ＫＩＮＫ現象は認められず、本発明の効果を確認でき
た。
また、ＯＦＦ時のドレイン破壊耐圧は、チャネル電位を
取らない場合は、７■程度であったものが、本実施例に
おいては、ＩＯＶ以上に向上した。このことは、チャネ
ル電極により、チャネルに流れ込んだ少数キャリヤは、
速やかに消滅させられ、少数キャリアが、チャネル領域
内ゲート絶縁膜、または、他の絶縁層との界面近傍の低
ポテンシヤル領域に蓄積し、その結果ソース／ドレイン
耐圧が劣化することを防止しているためと考えられる。
取らない場合は、７■程度であったものが、本実施例に
おいては、ＩＯＶ以上に向上した。このことは、チャネ
ル電極により、チャネルに流れ込んだ少数キャリヤは、
速やかに消滅させられ、少数キャリアが、チャネル領域
内ゲート絶縁膜、または、他の絶縁層との界面近傍の低
ポテンシヤル領域に蓄積し、その結果ソース／ドレイン
耐圧が劣化することを防止しているためと考えられる。
また、この効果は、ＳＯＩ層の膜厚をさらに薄くしても
十分にあり、例えば、５００人にしだ場合、耐圧は、従
来の４ＶからＩＯＶ程度まで上昇した。
十分にあり、例えば、５００人にしだ場合、耐圧は、従
来の４ＶからＩＯＶ程度まで上昇した。
一方、他の電気的特性、特にキャリヤモビリティ−は、
チャネル電位を固定しない場合に比べても差はなく、本
実施例の有効性が実証された。
チャネル電位を固定しない場合に比べても差はなく、本
実施例の有効性が実証された。
また、本実施例では、ウェハー基板を用いた選択エピタ
キシャル成長及びＥＬＯ成長させた８０１層を用いたが
、レーザービームなどによりＬＳＰＥ成長させた８０１
層においても同様の効果があった。
キシャル成長及びＥＬＯ成長させた８０１層を用いたが
、レーザービームなどによりＬＳＰＥ成長させた８０１
層においても同様の効果があった。
［発明の効果］
以上説明した様に、本発明によれば、８０１層の膜厚を
薄くしても、ドレイン破壊耐圧の劣化が無く、また、Ｋ
ＩＮＫ現象も防止でき、薄膜化による高モビリティ−及
び低寄生容量といった高性能を維持したＳＯＩ型薄膜ト
ランジスタを形成することが可能となった。
薄くしても、ドレイン破壊耐圧の劣化が無く、また、Ｋ
ＩＮＫ現象も防止でき、薄膜化による高モビリティ−及
び低寄生容量といった高性能を維持したＳＯＩ型薄膜ト
ランジスタを形成することが可能となった。
また、本発明によれば、ＳＯＩ型薄膜トランジスタにお
いて、素子面積を増大させること無しに、チャネル部の
電位を固定することができ、トランジスタ特性の向上が
可能となった。
いて、素子面積を増大させること無しに、チャネル部の
電位を固定することができ、トランジスタ特性の向上が
可能となった。
また、本発明によれば、チャネル電位固定電極として、
基体としての単結晶ウェハーをそのまま用いることがで
きるため、特別なプロセスを必要としないで済む。
基体としての単結晶ウェハーをそのまま用いることがで
きるため、特別なプロセスを必要としないで済む。
第１図は、本発明によるＳＯＩ型薄膜トランジスタの工
程断面フローである。 第２図は、従来技術の問題点を示すトランジスタ特性の
図である。 に基板 ２：絶縁膜 ３：開孔部 ４：８０１層 ５：ゲート酸化膜 ６：ゲート電極 ７：ソース・ドレイン領域 ８：引出電極 ９：眉間絶縁膜 １０：コンタクト孔 第１図
程断面フローである。 第２図は、従来技術の問題点を示すトランジスタ特性の
図である。 に基板 ２：絶縁膜 ３：開孔部 ４：８０１層 ５：ゲート酸化膜 ６：ゲート電極 ７：ソース・ドレイン領域 ８：引出電極 ９：眉間絶縁膜 １０：コンタクト孔 第１図
Claims (1)
- 絶縁膜上に形成された、チャネル部、ゲート、ソース
及びドレイン部、及び、それらの引出電極からなるＳＯ
Ｉ型薄膜トランジスタにおいて、前記ＳＯＩ型薄膜トラ
ンジスタは、単結晶基板を種として成長させた単結晶半
導体層上に形成され、かつ、ゲート電極と反対側、チャ
ネル部直下の前記種結晶を介した基板による、チャネル
電位固定電極を有することを特徴とする、ＳＯＩ型薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP157890A JPH03208373A (ja) | 1990-01-10 | 1990-01-10 | Ｓｏｉ型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP157890A JPH03208373A (ja) | 1990-01-10 | 1990-01-10 | Ｓｏｉ型薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03208373A true JPH03208373A (ja) | 1991-09-11 |
Family
ID=11505399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP157890A Pending JPH03208373A (ja) | 1990-01-10 | 1990-01-10 | Ｓｏｉ型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03208373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183987A (ja) * | 2003-12-19 | 2005-07-07 | Samsung Electronics Co Ltd | 非対称埋没絶縁膜を採択して二つの異なる動作を有する半導体素子及びその製造方法 |
| US7449375B2 (en) | 2003-03-17 | 2008-11-11 | Kabushiki Kaisha Toshiba | Fin semiconductor device and method for fabricating the same |
-
1990
- 1990-01-10 JP JP157890A patent/JPH03208373A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449375B2 (en) | 2003-03-17 | 2008-11-11 | Kabushiki Kaisha Toshiba | Fin semiconductor device and method for fabricating the same |
| JP2005183987A (ja) * | 2003-12-19 | 2005-07-07 | Samsung Electronics Co Ltd | 非対称埋没絶縁膜を採択して二つの異なる動作を有する半導体素子及びその製造方法 |
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