JPH03154383A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03154383A JPH03154383A JP29343389A JP29343389A JPH03154383A JP H03154383 A JPH03154383 A JP H03154383A JP 29343389 A JP29343389 A JP 29343389A JP 29343389 A JP29343389 A JP 29343389A JP H03154383 A JPH03154383 A JP H03154383A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- recrystallized silicon
- type
- source
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 239000000758 substrate Substances 0.000 claims abstract description 93
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 85
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 85
- 239000010703 silicon Substances 0.000 claims abstract description 85
- 230000005669 field effect Effects 0.000 claims abstract description 20
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 4
- 108091006146 Channels Proteins 0.000 abstract description 28
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000012212 insulator Substances 0.000 abstract 1
- 239000005360 phosphosilicate glass Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000001953 recrystallisation Methods 0.000 description 10
- 239000002253 acid Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- DJHGAFSJWGLOIV-UHFFFAOYSA-N Arsenic acid Chemical compound O[As](O)(O)=O DJHGAFSJWGLOIV-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229940000488 arsenic acid Drugs 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000035558 fertility Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 235000020131 mattha Nutrition 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「慨 要］
半導体基板上に絶縁膜を介して形成された凹凸を持った
再結晶シリコン基板において、薄い再結晶シリコン基板
部にチャネル領域が形成され、前記薄い再結晶シリコン
基板部上にゲート絶縁膜を介してゲート電極が形成され
、厚い再結晶シリコン基板部にソースドレイン領域が形
成された構造からなるλ’ＩＩＳ電界効果トランジスタ
が形成されているため、チャネル領域を薄い再結晶シリ
コン基板部に形成できることにより、再結晶シリコン基
板を完全に再結晶ｆヒできるため、素子特性の安定ｆヒ
による高性能化及びチャネル電界を小さくできるなめ、
モビリティを大きくすることができることによる高速ｆ
ヒを、ソースドレイン領域を厚い再結晶シリコン基板部
に形成できることによつ。
再結晶シリコン基板において、薄い再結晶シリコン基板
部にチャネル領域が形成され、前記薄い再結晶シリコン
基板部上にゲート絶縁膜を介してゲート電極が形成され
、厚い再結晶シリコン基板部にソースドレイン領域が形
成された構造からなるλ’ＩＩＳ電界効果トランジスタ
が形成されているため、チャネル領域を薄い再結晶シリ
コン基板部に形成できることにより、再結晶シリコン基
板を完全に再結晶ｆヒできるため、素子特性の安定ｆヒ
による高性能化及びチャネル電界を小さくできるなめ、
モビリティを大きくすることができることによる高速ｆ
ヒを、ソースドレイン領域を厚い再結晶シリコン基板部
に形成できることによつ。
抵抗及び接合容量を低減できることによる高速１ヒを、
凹凸を持った再結晶シリコン基板を使用できるため、熱
容量を大きくできることにより、レーザー再結晶ｆヒに
よる基板ハガレを改善できることによる高信頼性を、又
、一部の変形により各領域をセルファライン形成できる
ことによる高集積１ヒを、メタルを含むソースドレイン
領域を形成できることによるいっそうの高速１ヒも可能
にした半導体装置。
凹凸を持った再結晶シリコン基板を使用できるため、熱
容量を大きくできることにより、レーザー再結晶ｆヒに
よる基板ハガレを改善できることによる高信頼性を、又
、一部の変形により各領域をセルファライン形成できる
ことによる高集積１ヒを、メタルを含むソースドレイン
領域を形成できることによるいっそうの高速１ヒも可能
にした半導体装置。
［産業上の利用分野］
本発明はＭＩＳ型半導体装置に係り、特に、モビリティ
を大きくし高速ｆヒを計った５ＯＩ（Ｓｉ１ｉｃｏｎ
Ｏｎ、Ｉｎ５ｕｌａｔｏｒ）型のＭＩＳ電界効果トラ
ンジスタに関する。
を大きくし高速ｆヒを計った５ＯＩ（Ｓｉ１ｉｃｏｎ
Ｏｎ、Ｉｎ５ｕｌａｔｏｒ）型のＭＩＳ電界効果トラ
ンジスタに関する。
従来、Ｓｏｌ型のＭＩＳ電界効果トランジスタに関して
は、半導体基板上に絶縁膜を介して形成された概略同じ
膜厚を持った厚い再結晶シリコン基板において、ゲート
絶縁膜を介して形成されたゲート電極にセルファライン
にチャネル領域及びソースドレイン領域が形成された構
造からなるＭＩＳ電界効果トランジスタを使用していた
。通常シリコン基板に形成するＭ Ｉ Ｓ電界効果トラ
ンジスタより、周囲を絶縁膜で分離されているＳＯＩ型
のＭＩＳ電界効果■・ランジスタの場合はソースドレイ
ン領域の接合容量を低；戊することはできるが、厚い再
結晶シリコン基板の完全な再結晶ｆヒが難しく、チャネ
ル領域のモビリティを大きくすることができず、いまひ
とつ高速化が達成できないという問題が顕著になってき
ている。そこで、チャネル領域のモビリティを大きくす
ることができるＳＯＩ型のＭＩＳ電界効果１〜ランジス
タを形成できる手段が要望されている。
は、半導体基板上に絶縁膜を介して形成された概略同じ
膜厚を持った厚い再結晶シリコン基板において、ゲート
絶縁膜を介して形成されたゲート電極にセルファライン
にチャネル領域及びソースドレイン領域が形成された構
造からなるＭＩＳ電界効果トランジスタを使用していた
。通常シリコン基板に形成するＭ Ｉ Ｓ電界効果トラ
ンジスタより、周囲を絶縁膜で分離されているＳＯＩ型
のＭＩＳ電界効果■・ランジスタの場合はソースドレイ
ン領域の接合容量を低；戊することはできるが、厚い再
結晶シリコン基板の完全な再結晶ｆヒが難しく、チャネ
ル領域のモビリティを大きくすることができず、いまひ
とつ高速化が達成できないという問題が顕著になってき
ている。そこで、チャネル領域のモビリティを大きくす
ることができるＳＯＩ型のＭＩＳ電界効果１〜ランジス
タを形成できる手段が要望されている。
［従来の技術］
第５図は従来の半導体装置の模式側断面図である。５１
はｐ−型シリコン（Ｓｉ）基板、５２は絶縁膜（酸化膜
）、５３は再結晶シリコン基板、５４はｐ型チャネル領
域、５５はｎ十型ソースドレイン領域、５Ｇはゲート酸
ｆヒ膜、５７はゲート電極、５８はブロック用酸化膜、
５９は燐珪酸ガラス（ＰＳＧ） ＠、６０はＡ１配線を
示している。
はｐ−型シリコン（Ｓｉ）基板、５２は絶縁膜（酸化膜
）、５３は再結晶シリコン基板、５４はｐ型チャネル領
域、５５はｎ十型ソースドレイン領域、５Ｇはゲート酸
ｆヒ膜、５７はゲート電極、５８はブロック用酸化膜、
５９は燐珪酸ガラス（ＰＳＧ） ＠、６０はＡ１配線を
示している。
同図においては、ｐ−型シリコン（Ｓｉ）基板５１上に
絶縁膜（酸化膜）５２を介して概略同じ膜厚を持った厚
い再結晶シリコン基板５３が形成されており、前記再結
晶シリコン基板５３上にゲート酸ｆヒ膜５Ｇを介して形
成されたゲート電極５７にセルファラインにｐ型チャネ
ル領域５４及びｎ十型ソースドレイン領域５５が形成さ
れた構造からなるＳＯＩ型のＭＩＳ電界効果トランジス
タが形成されている。周囲を絶縁膜で分離されているソ
ースドレイン領域が形成されているため、通常シリコン
基板に形成されるＭＩＳ電界効果トランジスタに比較し
、接合容量を低減することはできるが、レーザー再結晶
化による再結晶シリコン基板のハガレを防ぐため厚い多
結晶シリコン基板を使用するので、厚い多結晶シリコン
基板の完全な再結晶化が難しく、チャネル領域のモビリ
ティを大きくすることができず、いまひとつ高速化が達
成できない欠点がある。
絶縁膜（酸化膜）５２を介して概略同じ膜厚を持った厚
い再結晶シリコン基板５３が形成されており、前記再結
晶シリコン基板５３上にゲート酸ｆヒ膜５Ｇを介して形
成されたゲート電極５７にセルファラインにｐ型チャネ
ル領域５４及びｎ十型ソースドレイン領域５５が形成さ
れた構造からなるＳＯＩ型のＭＩＳ電界効果トランジス
タが形成されている。周囲を絶縁膜で分離されているソ
ースドレイン領域が形成されているため、通常シリコン
基板に形成されるＭＩＳ電界効果トランジスタに比較し
、接合容量を低減することはできるが、レーザー再結晶
化による再結晶シリコン基板のハガレを防ぐため厚い多
結晶シリコン基板を使用するので、厚い多結晶シリコン
基板の完全な再結晶化が難しく、チャネル領域のモビリ
ティを大きくすることができず、いまひとつ高速化が達
成できない欠点がある。
［発明が解決しようとする問題点１
本発明か解決しようとする問題点は、従来例に示される
ように、使用する厚い多結晶シリコン基板の完全な再結
晶化が難しく、チャネル領域のモビリティを大きくでき
ないため、Ｓ○■型のＭ ＩＳ電界効効果・ランジスタ
のさらなる高速化ができなかったことである９ ［問題点を解決するための手段］ 上記問題点は半導体基板上に絶縁膜を介して形成された
再結晶シリコン基板にＭＩＳ電界効果トランジスタを形
成した半導体装置であって、チャネル領域形成部をソー
スドレイン領域形成部より１く形成した凹凸型再結晶シ
リコン基板にＭＩＳ電界効果トランジスタを形成した本
発明の半導体装置によって解決される。
ように、使用する厚い多結晶シリコン基板の完全な再結
晶化が難しく、チャネル領域のモビリティを大きくでき
ないため、Ｓ○■型のＭ ＩＳ電界効効果・ランジスタ
のさらなる高速化ができなかったことである９ ［問題点を解決するための手段］ 上記問題点は半導体基板上に絶縁膜を介して形成された
再結晶シリコン基板にＭＩＳ電界効果トランジスタを形
成した半導体装置であって、チャネル領域形成部をソー
スドレイン領域形成部より１く形成した凹凸型再結晶シ
リコン基板にＭＩＳ電界効果トランジスタを形成した本
発明の半導体装置によって解決される。
［ｆヤ 用］
即ち本発明の半導体装置においては、半導体基板上に絶
縁膜を介して形成された凹凸を持った再結晶ンリコン基
板において、薄い再結晶シリコン基板部にチャネル領域
が形成され、前記薄い再結晶シリコン基板部上にゲーＩ
−絶縁膜を介してゲーＩ〜電極が形成され、厚い再結晶
シリコン基板部にソースドレイン領域がｒＦ３成された
Ｉｆ’！造からなるＭＩＳ電界効果トランジスタか形成
されている。しながって、チャネル領域を薄い再結晶シ
リコン基板部に形成できることにより、レーザー再結晶
化により完全に再結晶化されたチャネル領域を形成でき
るなめ、素子特性の安定ｆヒによる高性能化及びゲート
電圧印加により、チャネル領域か完全に空乏化され、チ
ャネル領域電界を小さくできるため、モビリティを大き
くすることができることによる高速化を、ソースドレイ
ン領域を厚い再結晶シリコン基板部に形成できることに
より、ソースドレイン抵抗及び接合容量を低減できるこ
とによる高速ｆヒを、凹凸を持った再結晶シリコン基板
を使用できるため、熱容量を大きくできることにより、
レーザー再結晶化による再結晶シリコン基板のハガレを
改善できることによる高信頼性を、又、一部の変形によ
り、各領域をセルファライン形成できることによる高集
積１ヒを、メタルを含むソースドレイン領域を形成でき
ることによるいっそうの高速１ヒも可能にすることもで
きる。 ！！ｏち、高１謔傾、高性能、高速且つ高集積
な半導体集積回路の形成を可能とした半導体装置を得る
ことかできる。
縁膜を介して形成された凹凸を持った再結晶ンリコン基
板において、薄い再結晶シリコン基板部にチャネル領域
が形成され、前記薄い再結晶シリコン基板部上にゲーＩ
−絶縁膜を介してゲーＩ〜電極が形成され、厚い再結晶
シリコン基板部にソースドレイン領域がｒＦ３成された
Ｉｆ’！造からなるＭＩＳ電界効果トランジスタか形成
されている。しながって、チャネル領域を薄い再結晶シ
リコン基板部に形成できることにより、レーザー再結晶
化により完全に再結晶化されたチャネル領域を形成でき
るなめ、素子特性の安定ｆヒによる高性能化及びゲート
電圧印加により、チャネル領域か完全に空乏化され、チ
ャネル領域電界を小さくできるため、モビリティを大き
くすることができることによる高速化を、ソースドレイ
ン領域を厚い再結晶シリコン基板部に形成できることに
より、ソースドレイン抵抗及び接合容量を低減できるこ
とによる高速ｆヒを、凹凸を持った再結晶シリコン基板
を使用できるため、熱容量を大きくできることにより、
レーザー再結晶化による再結晶シリコン基板のハガレを
改善できることによる高信頼性を、又、一部の変形によ
り、各領域をセルファライン形成できることによる高集
積１ヒを、メタルを含むソースドレイン領域を形成でき
ることによるいっそうの高速１ヒも可能にすることもで
きる。 ！！ｏち、高１謔傾、高性能、高速且つ高集積
な半導体集積回路の形成を可能とした半導体装置を得る
ことかできる。
「実力＠１列］
以下本発明を、図示実施例により具体的に説明する。第
１図は本発明の半導体装置におけろ第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式１１！す断面図、第３図は本発明の半導体
装置における第３の実施例の模式側断面図、第４図（ａ
）〜（ｅ）は本発明の製造方法の一実施例の工程断面図
である。
１図は本発明の半導体装置におけろ第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式１１！す断面図、第３図は本発明の半導体
装置における第３の実施例の模式側断面図、第４図（ａ
）〜（ｅ）は本発明の製造方法の一実施例の工程断面図
である。
全図を通し同一対象物は同一符号で示す９第１図はｐ型
シリコン基板を用いた際の本発明の半導体装置における
第１の実施例の模式側断面図で、１は１０ Ｃｎｌ
程度のｐ−型シリコン（Ｓｉ）基板、２は６００ｎｍ
程度の第１の酸化膜、３は４５０ｎｍ程度の第２の酸１
ヒ膜、４は凹凸型再結晶シリコン基板、５は厚さ５０１
１ｍ程度、濃度１０ （：ｍ 程度のｐ型チャネル
領域、６は厚さ５００ｎｍ程度、濃度１０２０ｃｍ−３
程度のｎ十型ソースドレイン領域、７は２０＋）ｍ程度
のゲーＩ−酸ｆヒ膜、８は３００ｎｍ程度のゲーＩ・電
極、９は５０１１ｍ程度のブロック用酸ｆヒ膜、１０は
ＧＯＯ同図においては、ｐ−型シリコン（Ｓｉ）基板１
に第１の酸化膜２及び第２の酸ｆヒ膜３を介して凹凸型
再結晶シリコン基板４が形成されており、前記再結晶シ
リコン基板４上にゲート酸ｆヒ膜７を介して形成された
グー１〜電極８にセルファラインにｐ型チャネル領域５
及びｎ十型ソースドレイン領域６が形成され、且つチャ
ネル領域５は薄い再結晶シリコン基板部に及びｎ＋型ソ
ースドレイン領域６は概略厚い再結晶シリコン基板部に
形成される（Ｍ密には位置合せずれを考慮し、Ｊい再結
晶シリコン基板部にも少し延在している）構造からなる
８０丁型のＭＩＳ電界効果トランジスタが形成されてい
る。しながって、チャネル領域を薄い再結晶シリコン基
板部に形成できることにより、し−ザー再結晶ｆヒによ
り完全に再結晶１にされたチャネル領域を形成できるた
め、素子特性の安定１ヒによる高性ロヒ化及びゲー１へ
電圧印加により、チャネル領域が完全に空乏（ヒされ、
チャネル領域電界を小さくできるなめ、モビリティを大
きくすることができることによる高速化を、ソースドレ
イン領域を厚い再結晶シリコン基板部に形成できること
により、ソースドレイン抵抗及び接合容量を低減できる
ことによる高速１ヒを、凹凸を持った再結晶シリコン基
板を使用できろため、熱容量を大きくできることにより
、レーザー再結晶Ｃヒによる再結晶シリコン基板のハガ
レを改善できることによる高信頼性を可能にすることも
できる。
シリコン基板を用いた際の本発明の半導体装置における
第１の実施例の模式側断面図で、１は１０ Ｃｎｌ
程度のｐ−型シリコン（Ｓｉ）基板、２は６００ｎｍ
程度の第１の酸化膜、３は４５０ｎｍ程度の第２の酸１
ヒ膜、４は凹凸型再結晶シリコン基板、５は厚さ５０１
１ｍ程度、濃度１０ （：ｍ 程度のｐ型チャネル
領域、６は厚さ５００ｎｍ程度、濃度１０２０ｃｍ−３
程度のｎ十型ソースドレイン領域、７は２０＋）ｍ程度
のゲーＩ−酸ｆヒ膜、８は３００ｎｍ程度のゲーＩ・電
極、９は５０１１ｍ程度のブロック用酸ｆヒ膜、１０は
ＧＯＯ同図においては、ｐ−型シリコン（Ｓｉ）基板１
に第１の酸化膜２及び第２の酸ｆヒ膜３を介して凹凸型
再結晶シリコン基板４が形成されており、前記再結晶シ
リコン基板４上にゲート酸ｆヒ膜７を介して形成された
グー１〜電極８にセルファラインにｐ型チャネル領域５
及びｎ十型ソースドレイン領域６が形成され、且つチャ
ネル領域５は薄い再結晶シリコン基板部に及びｎ＋型ソ
ースドレイン領域６は概略厚い再結晶シリコン基板部に
形成される（Ｍ密には位置合せずれを考慮し、Ｊい再結
晶シリコン基板部にも少し延在している）構造からなる
８０丁型のＭＩＳ電界効果トランジスタが形成されてい
る。しながって、チャネル領域を薄い再結晶シリコン基
板部に形成できることにより、し−ザー再結晶ｆヒによ
り完全に再結晶１にされたチャネル領域を形成できるた
め、素子特性の安定１ヒによる高性ロヒ化及びゲー１へ
電圧印加により、チャネル領域が完全に空乏（ヒされ、
チャネル領域電界を小さくできるなめ、モビリティを大
きくすることができることによる高速化を、ソースドレ
イン領域を厚い再結晶シリコン基板部に形成できること
により、ソースドレイン抵抗及び接合容量を低減できる
ことによる高速１ヒを、凹凸を持った再結晶シリコン基
板を使用できろため、熱容量を大きくできることにより
、レーザー再結晶Ｃヒによる再結晶シリコン基板のハガ
レを改善できることによる高信頼性を可能にすることも
できる。
第２図は本発明の半導体装置における第２の実施例の模
式側断面図で、１〜１１は第１図と同じ物を示している
。
式側断面図で、１〜１１は第１図と同じ物を示している
。
同図においては、薄い再結晶シリコン基板部上にゲート
酸ｆヒ膜７を介してセルファラインにゲート電極８が埋
め込み形成され、且つゲーＩ・電髄８にセルファライン
に薄い再結晶シリコン基板部にはｐ型チャネル領域５が
及び厚い再結晶シリコン基板部にはｎ生型ソースドレイ
ン領域６が形成されている点を除き、第１の実施例と同
じ構造に形成されている。本実施例においては、第１の
実施例の効果に加え、各領域をセルファラインに形成で
きるため高集積化が期待できる。
酸ｆヒ膜７を介してセルファラインにゲート電極８が埋
め込み形成され、且つゲーＩ・電髄８にセルファライン
に薄い再結晶シリコン基板部にはｐ型チャネル領域５が
及び厚い再結晶シリコン基板部にはｎ生型ソースドレイ
ン領域６が形成されている点を除き、第１の実施例と同
じ構造に形成されている。本実施例においては、第１の
実施例の効果に加え、各領域をセルファラインに形成で
きるため高集積化が期待できる。
第３図は本発明の半導体装置における第３の実施例の模
式側断面図で、１〜１７は第１図と同し物を、１２は埋
め込み導電膜を示している。
式側断面図で、１〜１７は第１図と同し物を、１２は埋
め込み導電膜を示している。
同図においては、厚い埋め込み導電膜１２を含んで形成
された凹凸を持った再結晶シリコン基板において、ｎ十
型ソースドレイン領域６が埋め込み導電膜１２及び薄い
再結晶シリコン基板部の２層において形成されている点
を除き、第２の実施例と同じ構造に形成されている。本
実施例においては、第２の実施例の効果に加え、ソース
ドレイン抵抗をさらに低減できるため、より高速ｆヒが
期待できる。
された凹凸を持った再結晶シリコン基板において、ｎ十
型ソースドレイン領域６が埋め込み導電膜１２及び薄い
再結晶シリコン基板部の２層において形成されている点
を除き、第２の実施例と同じ構造に形成されている。本
実施例においては、第２の実施例の効果に加え、ソース
ドレイン抵抗をさらに低減できるため、より高速ｆヒが
期待できる。
又、第３図において、埋め込み導電膜の替わりに薄Ｊｆ
ｌ、％の再結晶シリコン層を設け、その上に選択化学気
相成長導電膜を形成し、その上に薄い再結晶シリコン基
板を設けたものにソース１くレイン頭載を形成してもよ
い９ 次いで本発明にｆ系る半導体装置の製造方法の一実施例
について第４図（ａ）〜（ｅ）及び第１図を参照して説
明する。
ｌ、％の再結晶シリコン層を設け、その上に選択化学気
相成長導電膜を形成し、その上に薄い再結晶シリコン基
板を設けたものにソース１くレイン頭載を形成してもよ
い９ 次いで本発明にｆ系る半導体装置の製造方法の一実施例
について第４図（ａ）〜（ｅ）及び第１図を参照して説
明する。
第４図（ａ）
ｐ−型シリコン（Ｓｉ ）基［１に６００ｎｎ＋程度）
Ｒｆヒ膜２を熱酸「ヒにより形成する０次いで（ヒ学気
相成長法により４５０ｎｍ稈度の＠ｆヒ膜３を成長させ
る９次いで通常のフォＩ・リソグラフィー技術を利用し
、レジスト（図示せず）をマスク層として、酸ｆヒ膜３
をドライエツチングする。（その際多少下地の熱酸化膜
２が工・ソチングされてもさしつかえない。）次いでレ
ジストを除去する〜 第４図（１）） 次いで化学気相成長法により第１の多結晶シリコン膜１
３を成長させる。次いで異方性ドライエ・ソチングによ
り酸化膜３の開孔部に第１の多結晶シリコン膜１３を埋
め込む、 （４５０ｎｍ程度の膜厚）第４図（Ｃ） 次いてゴヒ学気相成長法により５０ｎｍ程度の第２の多
結晶シリコン膜１４を成長させる。
Ｒｆヒ膜２を熱酸「ヒにより形成する０次いで（ヒ学気
相成長法により４５０ｎｍ稈度の＠ｆヒ膜３を成長させ
る９次いで通常のフォＩ・リソグラフィー技術を利用し
、レジスト（図示せず）をマスク層として、酸ｆヒ膜３
をドライエツチングする。（その際多少下地の熱酸化膜
２が工・ソチングされてもさしつかえない。）次いでレ
ジストを除去する〜 第４図（１）） 次いで化学気相成長法により第１の多結晶シリコン膜１
３を成長させる。次いで異方性ドライエ・ソチングによ
り酸化膜３の開孔部に第１の多結晶シリコン膜１３を埋
め込む、 （４５０ｎｍ程度の膜厚）第４図（Ｃ） 次いてゴヒ学気相成長法により５０ｎｍ程度の第２の多
結晶シリコン膜１４を成長させる。
第４図（（１）
次いでレーザーアニールをおこない、第２の多結晶シリ
コン膜１４及び第１の多結晶シリコン膜１３を再結晶化
させる１次いで通常のフォトリソグラフィー技術を利用
し、レジスＩ−（図示せず）をマスク層として、再結晶
シリコン膜を工・・ノチングし、凹凸型再結晶シリコン
基板４を形成する。次いでレジストを除去する。次いで
ゲート酸１ヒ膜７を成長させる。次いでｆヒ学気相成長
法により不純物を含んだ多結晶シリコン膜を成長させる
９次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト（図示せず）をマスク層として、多結晶シリコン
膜をエツチングし、グー１−電極８を形成する。次いで
レジスＩ・を除去する。
コン膜１４及び第１の多結晶シリコン膜１３を再結晶化
させる１次いで通常のフォトリソグラフィー技術を利用
し、レジスＩ−（図示せず）をマスク層として、再結晶
シリコン膜を工・・ノチングし、凹凸型再結晶シリコン
基板４を形成する。次いでレジストを除去する。次いで
ゲート酸１ヒ膜７を成長させる。次いでｆヒ学気相成長
法により不純物を含んだ多結晶シリコン膜を成長させる
９次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト（図示せず）をマスク層として、多結晶シリコン
膜をエツチングし、グー１−電極８を形成する。次いで
レジスＩ・を除去する。
第４図（ｅ）
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）及びゲート電極８をマスク層として、
砒素をイオン注入してｎ生型ソースドレイン領域６を、
同じレジスト〈図示せず）をマスク層として、硼素をイ
オン注入してｐ型チャネル領域５を、凹凸型再結晶シリ
コン基板４にそれぞれ選択的に順次画定する６次いでレ
ジストを除去する。
スト（図示せず）及びゲート電極８をマスク層として、
砒素をイオン注入してｎ生型ソースドレイン領域６を、
同じレジスト〈図示せず）をマスク層として、硼素をイ
オン注入してｐ型チャネル領域５を、凹凸型再結晶シリ
コン基板４にそれぞれ選択的に順次画定する６次いでレ
ジストを除去する。
第１図
次いで不要のゲート酸化膜７を工・ソチング除去する。
次いで通常の技法を適用することによりブロック用酸化
膜９及び燐珪酸ガラス（ＰＳＧ）膜１０の成長、高温熱
処理によるｎ生型ソースドレイン領域６及びｐ型チャネ
ル領域５の形成、電極コンタクト窓の形成、Ａ１配線１
１の形成等をおこない半導体装置を完成する９ 以上実施例に示したように、本発明の半導体装置によれ
ば、チャオ・ル領域を薄い再結晶シリコン基板部に形成
できることにより、レーザー再結晶１ヒにより完全に再
結晶１とされたチャネル領域を形成できるなめ、素子特
性の安定化による高性１ｊ旧ヒ及びゲーＩ−電圧印加に
より、チャネル領域が完全に空乏１ヒされ、チャネル領
域電界を小さくできるため、モビリティを大きくするこ
とかできることによる高速化を、ソースドレイン領域を
厚い再結晶シリコン基板部に形成できることにより、ソ
ースドレイン抵抗及び接合容量を低減できることによる
高速化を、凹凸を持った再結晶シリコン基板を使用でき
るため、熱容量を大きくできることにより、レーザー再
結晶１ヒによる再結晶シリコン基板のハガレを改善でき
ることによる高ｆｓ顆性を可能にすることができる。又
、各領域をセルファラインに形成することもできるため
、高集積（ヒを可能にすることもできる。さらに、ソー
スドレイン領域を埋め込み導電膜及び薄い再結晶シリコ
ン基板部の２層により形成することもできるなめ、ソー
スドレイン抵抗をさらに低減できるので、より高速（ヒ
を可能にすることもできる。
膜９及び燐珪酸ガラス（ＰＳＧ）膜１０の成長、高温熱
処理によるｎ生型ソースドレイン領域６及びｐ型チャネ
ル領域５の形成、電極コンタクト窓の形成、Ａ１配線１
１の形成等をおこない半導体装置を完成する９ 以上実施例に示したように、本発明の半導体装置によれ
ば、チャオ・ル領域を薄い再結晶シリコン基板部に形成
できることにより、レーザー再結晶１ヒにより完全に再
結晶１とされたチャネル領域を形成できるなめ、素子特
性の安定化による高性１ｊ旧ヒ及びゲーＩ−電圧印加に
より、チャネル領域が完全に空乏１ヒされ、チャネル領
域電界を小さくできるため、モビリティを大きくするこ
とかできることによる高速化を、ソースドレイン領域を
厚い再結晶シリコン基板部に形成できることにより、ソ
ースドレイン抵抗及び接合容量を低減できることによる
高速化を、凹凸を持った再結晶シリコン基板を使用でき
るため、熱容量を大きくできることにより、レーザー再
結晶１ヒによる再結晶シリコン基板のハガレを改善でき
ることによる高ｆｓ顆性を可能にすることができる。又
、各領域をセルファラインに形成することもできるため
、高集積（ヒを可能にすることもできる。さらに、ソー
スドレイン領域を埋め込み導電膜及び薄い再結晶シリコ
ン基板部の２層により形成することもできるなめ、ソー
スドレイン抵抗をさらに低減できるので、より高速（ヒ
を可能にすることもできる。
［発明の効果］
以上説明のように本発明によれば、Ｍ Ｉ Ｓ型半導体
装置において、凹凸を持った再結晶シリコン基板の薄い
再結晶シリコン基板部にチャオ・小領域を形成し、厚い
再結晶シリコン基板部にソーストしイン領域を形成する
構造を有するＳ○■型のＭＩＳ電界効果Ｉ・ランジスク
を形成できるためチャネル領域を薄い再結晶シリコン基
板部に形成できることにより、再結晶シリコン基板を完
全に再結晶ｆヒできるため、素子特性の安定ｆヒによる
高性能１ヒ及びチャネル電界を小さくできるため、モヒ
刃ティを大きくすることかできることによる高速１′ヒ
を、ソースドレイン領域を厚い再結晶シリコン基板部に
形成できることにより、抵抗及び接合容量を低減できる
ことによる高速ｆヒを、凹凸を持った再結晶シリコン基
板を使用できるため、熱容量を大きくできることにより
、レーザー再結晶１ヒによる基板ハガレを改善できるこ
とによる高信頼性を、各領域をセルファラインに形成で
きることによる高集積１ヒを、メタル層を含むソースド
レイン領域を形成できることによるいっそうの高速１ヒ
も可能にすることができろ。即ち、高信頼、高性能、高
速且つ高集積な半導体集積回路の形成を可能とした半導
体装置を得ることができる。
装置において、凹凸を持った再結晶シリコン基板の薄い
再結晶シリコン基板部にチャオ・小領域を形成し、厚い
再結晶シリコン基板部にソーストしイン領域を形成する
構造を有するＳ○■型のＭＩＳ電界効果Ｉ・ランジスク
を形成できるためチャネル領域を薄い再結晶シリコン基
板部に形成できることにより、再結晶シリコン基板を完
全に再結晶ｆヒできるため、素子特性の安定ｆヒによる
高性能１ヒ及びチャネル電界を小さくできるため、モヒ
刃ティを大きくすることかできることによる高速１′ヒ
を、ソースドレイン領域を厚い再結晶シリコン基板部に
形成できることにより、抵抗及び接合容量を低減できる
ことによる高速ｆヒを、凹凸を持った再結晶シリコン基
板を使用できるため、熱容量を大きくできることにより
、レーザー再結晶１ヒによる基板ハガレを改善できるこ
とによる高信頼性を、各領域をセルファラインに形成で
きることによる高集積１ヒを、メタル層を含むソースド
レイン領域を形成できることによるいっそうの高速１ヒ
も可能にすることができろ。即ち、高信頼、高性能、高
速且つ高集積な半導体集積回路の形成を可能とした半導
体装置を得ることができる。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型シリコン（Ｓｉ）基板、 ２は第１の酸化膜、 ３は第２の酸１ヒ膜、 Ｌｌは凹凸型再結晶シリコン基板、 ５はｐ型チャネル領域、 ６はｎ十型ソースドレイン＠域、 ７はゲート酸ｊヒ膜、 ８はゲート電極、 ９はブロック用酸化膜、 １０は燐珪酸ガラス（ＰＳＧ）膜、 １っけＡ１配線、 １２は埋め込み導電膜 を示す。 特許用願人 白土猛英 本発明の半導体装置における 第１の実施例の模式側断面図 １はｐ−型シリコン（Ｓｉ）基板 ２は第１の酸化膜 ３は第２の酸化膜 ４は凹凸型再結晶シリコン基板 ５はｐ型チャネル領域 ６はｎ十型ソースドレイン領域 ７はゲート酸化膜 ８はゲート電極 ９はブロック用酸化膜 １０は燐珪酸ガラス＜ｐｓａ＞膜 １１は＾ｌ配線 本発明の半導体装置における 第３の実施例の模式側断面図 第３図 １はｐ−型シリコン（Ｓｉｌ基板 ２は第１の酸化膜 ３は第２の酸化膜 ４は凹凸型再結晶シリコン基板 ５はρ型チャネル領域 ６はｎ十型ソースドレイン領域 ７はゲート酸化膜 ８はゲートを極 ９はブロック用酸化膜 １０は燐珪酸ガラス（ＰＳＧ）膜 １１はＡ１配線 １２は埋め込み導電膜 本発明の半導体装置における 第２の実施例の模式側断面図 １はｐ−型シリコン（Ｓｉ）基板 ２は第１の酸化膜 ３は第２の酸化膜 ４は凹凸型再結晶シリコン基板 ５はｐ型チャネル領域 ６はｎ十型ソースドレイン領域 ７はゲート酸化膜 ８はゲート電極 ９はブロック用酸化膜 １０は燐珪酸ガラス（ＰＳＧ）膜 １１はＡ１配線 本発明の半導体装置における 製造方法の一実施例の工程断面図 第４図 本発明の半導体装置における 製造方法の一実施例の工程断面図 第４図 従来の半導体装置の 模式側断面図 第 図
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型シリコン（Ｓｉ）基板、 ２は第１の酸化膜、 ３は第２の酸１ヒ膜、 Ｌｌは凹凸型再結晶シリコン基板、 ５はｐ型チャネル領域、 ６はｎ十型ソースドレイン＠域、 ７はゲート酸ｊヒ膜、 ８はゲート電極、 ９はブロック用酸化膜、 １０は燐珪酸ガラス（ＰＳＧ）膜、 １っけＡ１配線、 １２は埋め込み導電膜 を示す。 特許用願人 白土猛英 本発明の半導体装置における 第１の実施例の模式側断面図 １はｐ−型シリコン（Ｓｉ）基板 ２は第１の酸化膜 ３は第２の酸化膜 ４は凹凸型再結晶シリコン基板 ５はｐ型チャネル領域 ６はｎ十型ソースドレイン領域 ７はゲート酸化膜 ８はゲート電極 ９はブロック用酸化膜 １０は燐珪酸ガラス＜ｐｓａ＞膜 １１は＾ｌ配線 本発明の半導体装置における 第３の実施例の模式側断面図 第３図 １はｐ−型シリコン（Ｓｉｌ基板 ２は第１の酸化膜 ３は第２の酸化膜 ４は凹凸型再結晶シリコン基板 ５はρ型チャネル領域 ６はｎ十型ソースドレイン領域 ７はゲート酸化膜 ８はゲートを極 ９はブロック用酸化膜 １０は燐珪酸ガラス（ＰＳＧ）膜 １１はＡ１配線 １２は埋め込み導電膜 本発明の半導体装置における 第２の実施例の模式側断面図 １はｐ−型シリコン（Ｓｉ）基板 ２は第１の酸化膜 ３は第２の酸化膜 ４は凹凸型再結晶シリコン基板 ５はｐ型チャネル領域 ６はｎ十型ソースドレイン領域 ７はゲート酸化膜 ８はゲート電極 ９はブロック用酸化膜 １０は燐珪酸ガラス（ＰＳＧ）膜 １１はＡ１配線 本発明の半導体装置における 製造方法の一実施例の工程断面図 第４図 本発明の半導体装置における 製造方法の一実施例の工程断面図 第４図 従来の半導体装置の 模式側断面図 第 図
Claims (3)
- （１）半導体基板上に絶縁膜を介して形成された再結晶
シリコン基板にＭＩＳ電界効果トランジスタを形成した
半導体装置であつて、チャネル領域形成部をソースドレ
イン領域形成部より薄く形成した凹凸型再結晶シリコン
基板にＭＩＳ電界効果トランジスタを形成したことを特
徴とする半導体装置。 - （２）薄い再結晶シリコン基板部にチャネル領域が形成
され、前記薄い再結晶シリコン基板部上にゲート絶縁膜
を介してゲート電極が形成され、且つ厚い再結晶シリコ
ン基板部にソースドレイン領域が形成されていることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）チャネル領域が再結晶シリコン基板部に形成され
、且つソースドレイン領域が導電膜を含む再結晶シリコ
ン基板部に形成されていることを特徴とする特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293433A JP2543416B2 (ja) | 1989-11-11 | 1989-11-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293433A JP2543416B2 (ja) | 1989-11-11 | 1989-11-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03154383A true JPH03154383A (ja) | 1991-07-02 |
| JP2543416B2 JP2543416B2 (ja) | 1996-10-16 |
Family
ID=17794697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293433A Expired - Fee Related JP2543416B2 (ja) | 1989-11-11 | 1989-11-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543416B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03155166A (ja) * | 1989-11-14 | 1991-07-03 | Fuji Electric Co Ltd | 薄膜半導体素子 |
| US5281828A (en) * | 1991-09-20 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor with reduced leakage current |
| US5821559A (en) * | 1991-02-16 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US5894151A (en) * | 1992-02-25 | 1999-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having reduced leakage current |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6943764B1 (en) | 1994-04-22 | 2005-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for an active matrix display device |
| US6953713B2 (en) | 1992-05-29 | 2005-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device and semiconductor memory having thin-film transistors |
| US7145173B2 (en) | 1994-04-22 | 2006-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
| US7855106B2 (en) | 1991-08-26 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200572A (ja) * | 1987-02-17 | 1988-08-18 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JPS63174464U (ja) * | 1986-10-23 | 1988-11-11 | ||
| JPH0284772A (ja) * | 1988-09-21 | 1990-03-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0298969A (ja) * | 1988-10-06 | 1990-04-11 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタおよびその製造方法 |
| JPH02257672A (ja) * | 1989-03-30 | 1990-10-18 | Seiko Epson Corp | Ｓｏｉ構造ｍｉｓｆｅｔの製造方法 |
-
1989
- 1989-11-11 JP JP1293433A patent/JP2543416B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174464U (ja) * | 1986-10-23 | 1988-11-11 | ||
| JPS63200572A (ja) * | 1987-02-17 | 1988-08-18 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JPH0284772A (ja) * | 1988-09-21 | 1990-03-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0298969A (ja) * | 1988-10-06 | 1990-04-11 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタおよびその製造方法 |
| JPH02257672A (ja) * | 1989-03-30 | 1990-10-18 | Seiko Epson Corp | Ｓｏｉ構造ｍｉｓｆｅｔの製造方法 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03155166A (ja) * | 1989-11-14 | 1991-07-03 | Fuji Electric Co Ltd | 薄膜半導体素子 |
| US5821559A (en) * | 1991-02-16 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US7855106B2 (en) | 1991-08-26 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5281828A (en) * | 1991-09-20 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor with reduced leakage current |
| US5436184A (en) * | 1991-09-20 | 1995-07-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| US7148542B2 (en) | 1992-02-25 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of forming the same |
| US5894151A (en) * | 1992-02-25 | 1999-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having reduced leakage current |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US7649227B2 (en) | 1992-02-25 | 2010-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of forming the same |
| US6953713B2 (en) | 1992-05-29 | 2005-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device and semiconductor memory having thin-film transistors |
| US7223996B2 (en) | 1992-05-29 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US7166862B2 (en) | 1994-04-22 | 2007-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
| US7477222B2 (en) | 1994-04-22 | 2009-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device |
| US7145173B2 (en) | 1994-04-22 | 2006-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
| US6943764B1 (en) | 1994-04-22 | 2005-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for an active matrix display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2543416B2 (ja) | 1996-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4521448A (en) | Method of manufacturing semiconductor device | |
| KR19980033385A (ko) | 측면 방향 게터링을 이용한 반도체 장치 제조 방법 | |
| JPH03154383A (ja) | 半導体装置 | |
| US5241207A (en) | Semiconductor device having an interconnected film with tapered edge | |
| KR100321889B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
| JPH04196490A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS63257231A (ja) | 半導体装置の製造方法 | |
| KR0151053B1 (ko) | Soi 구조를 갖는 반도체장치의 제조방법 | |
| JPH01114070A (ja) | 半導体装置の製造方法 | |
| JP3106757B2 (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JPH06349856A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07297275A (ja) | 半導体装置の製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JPS63275181A (ja) | 半導体装置の製造方法 | |
| JP3376208B2 (ja) | 半導体装置およびその製造方法 | |
| JP2833500B2 (ja) | 表面トンネルトランジスタの製造方法 | |
| JPH0616559B2 (ja) | 半導体装置の製造方法 | |
| JPH06132292A (ja) | 半導体装置及びその製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPS6393150A (ja) | 半導体装置及びその製造方法 | |
| JPS5928993B2 (ja) | 半導体装置とその製造方法 | |
| JPH04165629A (ja) | Ｍｏｓ型半導体装置 | |
| JP2712889B2 (ja) | 半導体装置の製造方法 | |
| JP3139235B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |