JPH0320941B2 - - Google Patents
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- JPH0320941B2 JPH0320941B2 JP22717384A JP22717384A JPH0320941B2 JP H0320941 B2 JPH0320941 B2 JP H0320941B2 JP 22717384 A JP22717384 A JP 22717384A JP 22717384 A JP22717384 A JP 22717384A JP H0320941 B2 JPH0320941 B2 JP H0320941B2
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- Japan
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- signal
- storage means
- reference burst
- control channel
- circuit
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
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- 230000007704 transition Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Radio Relay Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、衛星通信の時分割多元接続装置の試
験を行うための擬似基準バースト発生装置に関す
る。特に、時分割多元接続装置単体での試験およ
び保守を能率よく経済的に行うことができる擬似
基準バースト発生装置に関する。
験を行うための擬似基準バースト発生装置に関す
る。特に、時分割多元接続装置単体での試験およ
び保守を能率よく経済的に行うことができる擬似
基準バースト発生装置に関する。
時分割多元接続（以下、TDMAという。）通信
方式は基準局が送出する基準同期バーストにより
定められたTDMAフレームを基準として各従局
がバースト状の信号を定められたタイミングに送
出し、互いにバーストが重ならないように制御し
て通信を行う方式である。
方式は基準局が送出する基準同期バーストにより
定められたTDMAフレームを基準として各従局
がバースト状の信号を定められたタイミングに送
出し、互いにバーストが重ならないように制御し
て通信を行う方式である。
TDMA通信装置の運用では、定期的に送信信
号系および受信信号系の劣化がないことを確かめ
ることが必要であり、従来この試験には基準バー
ストと同じ形の信号を発生する擬似基準局装置を
用いていた。この擬似基準局装置は、基準局を示
す同期信号（REF UW，Reference Unique
Word）を含む基準バーストをTDMAフレーム周
期で送出し、アクジシヨン許可および送信停止な
どの数種の制御コードが書込まれたリードオンリ
メモリ（ROM，Read Only Memoy）の内容を
スイツチで選択して送出するものであつた。
号系および受信信号系の劣化がないことを確かめ
ることが必要であり、従来この試験には基準バー
ストと同じ形の信号を発生する擬似基準局装置を
用いていた。この擬似基準局装置は、基準局を示
す同期信号（REF UW，Reference Unique
Word）を含む基準バーストをTDMAフレーム周
期で送出し、アクジシヨン許可および送信停止な
どの数種の制御コードが書込まれたリードオンリ
メモリ（ROM，Read Only Memoy）の内容を
スイツチで選択して送出するものであつた。
しかし、最近ではTDMA通信方式が少数の基
準局（通常１〜３）と多数の従局とから構成され
ることから、基準局の装置が若干複雑になつて
も、従局の装置を簡略化できれば、TDMA通信
方式全体の経済性が向上する特徴を利用して、そ
れぞれの従局の現用予備切替および送信同期制御
などを基準バーストの中に設定した制御チヤネル
により制御する従局を個別に選択して行うように
なつてきた。
準局（通常１〜３）と多数の従局とから構成され
ることから、基準局の装置が若干複雑になつて
も、従局の装置を簡略化できれば、TDMA通信
方式全体の経済性が向上する特徴を利用して、そ
れぞれの従局の現用予備切替および送信同期制御
などを基準バーストの中に設定した制御チヤネル
により制御する従局を個別に選択して行うように
なつてきた。
このために従来のようにあらかじめ準備された
制御コードをスイツチで選択して送出するだけの
機能しか持たない擬似基準局装置では、従局装置
の動作のうちごく一部しか試験できない問題が生
じてきた。
制御コードをスイツチで選択して送出するだけの
機能しか持たない擬似基準局装置では、従局装置
の動作のうちごく一部しか試験できない問題が生
じてきた。
第８図は従来例の時分割多元接続装置の試験方
式のブロツク構成図である。上述の問題に対し、
第８図に示すように保守作業を行う局の送信信号
系をアンテナ５０から切離し、受信信号系だけを
アンテナ５０に接続して自局の送信信号をこの受
信信号と合成してTDMA装置３５の受信信号系
に供給して、実際にこの局に対する制御を基準局
が行つて動作を確認する方法をとることができ
る。
式のブロツク構成図である。上述の問題に対し、
第８図に示すように保守作業を行う局の送信信号
系をアンテナ５０から切離し、受信信号系だけを
アンテナ５０に接続して自局の送信信号をこの受
信信号と合成してTDMA装置３５の受信信号系
に供給して、実際にこの局に対する制御を基準局
が行つて動作を確認する方法をとることができ
る。
ところが、この方法では必ず基準局と協同作業
となり作業人員が増え、複数の従局で並行して作
業を進めることが必要になり、ある従局で障害が
生じた場合には、この原因を究明する試験のため
に、他の従局の保守作業に影響を与える問題点が
ある。
となり作業人員が増え、複数の従局で並行して作
業を進めることが必要になり、ある従局で障害が
生じた場合には、この原因を究明する試験のため
に、他の従局の保守作業に影響を与える問題点が
ある。
また、従局装置が現用予備構成をとつている場
合には、予備機だけの試験を行うためには、現用
機を区別するための試験用の制御コードを使わざ
るを得ないため、必ずしも現用の制御信号に対し
完全に動作を保証するものにはならない問題点が
ある。
合には、予備機だけの試験を行うためには、現用
機を区別するための試験用の制御コードを使わざ
るを得ないため、必ずしも現用の制御信号に対し
完全に動作を保証するものにはならない問題点が
ある。
このように衛星を介して試験を行うと作業員を
擬似基準局と従局との双方に配置する必要があ
り、また擬似基準局装置の内部で書換えができな
い点で問題があつた。
擬似基準局と従局との双方に配置する必要があ
り、また擬似基準局装置の内部で書換えができな
い点で問題があつた。
本発明は上記の問題点を解決するもので、衛星
を介することなく従局だけで試験を行うことがで
き、また書込み制御回路、選択回路、記憶回路等
で容易に書換えができるようにして各種試験を行
うことができる擬似基準バースト発生装置を提供
することを目的とする。
を介することなく従局だけで試験を行うことがで
き、また書込み制御回路、選択回路、記憶回路等
で容易に書換えができるようにして各種試験を行
うことができる擬似基準バースト発生装置を提供
することを目的とする。
第一の発明は、基準バーストを発生する基準バ
ースト発生回路と、この基準バーストを変調して
出力する変調回路とを含み、時分割多元接続装置
に上記変調回路の出力信号を試験信号として与え
る手段を備えた擬似基準バースト発生装置におい
て、上記基準バースト発生回路に、独立同期で時
分割多元接続フレーム周期に相当するフレームパ
ルス信号を発生する手段と、上記フレームパルス
信号により、基準バースト長のバーストゲート信
号を上記変調回路に出力し、搬送波タイミング再
生符号と、ユニークワードと、制御チヤネル部分
を示す制御チヤネルゲート信号と、制御チヤネル
部分のシンボルアドレス信号とを出力する基準バ
ースト合成手段と、上記制御チヤネル部分のパタ
ンを記憶する複数の記憶手段と、この記憶手段の
内容を変更する書込制御手段と、上記フレームパ
ルス信号により、上記時分割多元接続フレーム周
期の整数倍（ただし、１以上とする。）の周期に
同期した同期信号を出力する同期信号発生手段
と、上記複数の記憶手段のうちの一つの記憶手段
の読出アドレス入力に上記制御チヤネルゲート信
号および上記シンボルアドレス信号を与え、他の
記憶手段の書込入力および書込アドレスを上記書
込制御手段に接続するように上記同期信号にした
がつて上記一つの記憶手段と上記他の記憶手段と
を選択する選択手段と、上記他の記憶手段の出力
送出を禁止するとともに上記一つの記憶手段の出
力と上記搬送波タイミング再生符号および上記ユ
ニークワードとの論理和を上記変調回路に出力す
る手段とを含むことを特徴とする。
ースト発生回路と、この基準バーストを変調して
出力する変調回路とを含み、時分割多元接続装置
に上記変調回路の出力信号を試験信号として与え
る手段を備えた擬似基準バースト発生装置におい
て、上記基準バースト発生回路に、独立同期で時
分割多元接続フレーム周期に相当するフレームパ
ルス信号を発生する手段と、上記フレームパルス
信号により、基準バースト長のバーストゲート信
号を上記変調回路に出力し、搬送波タイミング再
生符号と、ユニークワードと、制御チヤネル部分
を示す制御チヤネルゲート信号と、制御チヤネル
部分のシンボルアドレス信号とを出力する基準バ
ースト合成手段と、上記制御チヤネル部分のパタ
ンを記憶する複数の記憶手段と、この記憶手段の
内容を変更する書込制御手段と、上記フレームパ
ルス信号により、上記時分割多元接続フレーム周
期の整数倍（ただし、１以上とする。）の周期に
同期した同期信号を出力する同期信号発生手段
と、上記複数の記憶手段のうちの一つの記憶手段
の読出アドレス入力に上記制御チヤネルゲート信
号および上記シンボルアドレス信号を与え、他の
記憶手段の書込入力および書込アドレスを上記書
込制御手段に接続するように上記同期信号にした
がつて上記一つの記憶手段と上記他の記憶手段と
を選択する選択手段と、上記他の記憶手段の出力
送出を禁止するとともに上記一つの記憶手段の出
力と上記搬送波タイミング再生符号および上記ユ
ニークワードとの論理和を上記変調回路に出力す
る手段とを含むことを特徴とする。
第二の発明は、基準バーストを発生する基準バ
ースト発生回路と、この基準バーストを変調して
出力する変調回路とを含み、時分割多元接続装置
に上記変調回路の出力信号を試験信号として与え
る手段を備えた擬似基準バースト発生装置におい
て、上記基準バースト発生に、独立同期で時分割
多元接続フレーム周期に相当するフレームパルス
信号を発生する手段と、上記フレームパルス信号
を分周する分周手段と、上記フレームパルス信号
により、基準バースト長のバーストゲート信号を
上記変調回路に出力し、搬送波タイミング再生符
号と、ユニークワードと、制御チヤネル部分を示
す制御チヤネルゲート信号と、制御チヤネル部分
のシンボルアドレス信号とを出力する基準バース
ト合成手段と、上記制御チヤネル部分のパタンと
送信順とを記憶する複数の記憶手段と、この記憶
手段の内容を変更する書込制御手段と、上記分周
手段の出力信号により、上記時分割多元接続フレ
ーム周期の整数倍（ただし、１以上とする。）の
周期に同期した同期信号を出力する同期信号発生
手段と、この同期信号にしたがつて上記複数の記
憶手段のうちの一つの記憶手段の読出アドレス入
力に上記制御チヤネルゲート信号および上記シン
ボルアドレス信号を与え、他の記憶手段の書込入
力および書込アドレスを上記書込制御手段に接続
するように上記同期信号にしたがつて上記一つの
記憶手段と上記他の記憶手段とを選択する選択手
段と、上記分周手段の出力信号により、上記一つ
の記憶手段の出力を制御する制御手段と、上記他
の記憶手段の出力送出を禁止するとともにこの制
御手段により制御された上記一つの記憶手段の出
力と上記搬送波タイミング再生符号および上記ユ
ニークワードとの論理和を上記変調回路に出力す
る手段とを含むことを特徴とする。
ースト発生回路と、この基準バーストを変調して
出力する変調回路とを含み、時分割多元接続装置
に上記変調回路の出力信号を試験信号として与え
る手段を備えた擬似基準バースト発生装置におい
て、上記基準バースト発生に、独立同期で時分割
多元接続フレーム周期に相当するフレームパルス
信号を発生する手段と、上記フレームパルス信号
を分周する分周手段と、上記フレームパルス信号
により、基準バースト長のバーストゲート信号を
上記変調回路に出力し、搬送波タイミング再生符
号と、ユニークワードと、制御チヤネル部分を示
す制御チヤネルゲート信号と、制御チヤネル部分
のシンボルアドレス信号とを出力する基準バース
ト合成手段と、上記制御チヤネル部分のパタンと
送信順とを記憶する複数の記憶手段と、この記憶
手段の内容を変更する書込制御手段と、上記分周
手段の出力信号により、上記時分割多元接続フレ
ーム周期の整数倍（ただし、１以上とする。）の
周期に同期した同期信号を出力する同期信号発生
手段と、この同期信号にしたがつて上記複数の記
憶手段のうちの一つの記憶手段の読出アドレス入
力に上記制御チヤネルゲート信号および上記シン
ボルアドレス信号を与え、他の記憶手段の書込入
力および書込アドレスを上記書込制御手段に接続
するように上記同期信号にしたがつて上記一つの
記憶手段と上記他の記憶手段とを選択する選択手
段と、上記分周手段の出力信号により、上記一つ
の記憶手段の出力を制御する制御手段と、上記他
の記憶手段の出力送出を禁止するとともにこの制
御手段により制御された上記一つの記憶手段の出
力と上記搬送波タイミング再生符号および上記ユ
ニークワードとの論理和を上記変調回路に出力す
る手段とを含むことを特徴とする。
本発明は、フレームカウンタでTDMAフレー
ム周期に相当するフレームパルス信号を発生し、
このフレームパルス信号により基準バースト合成
手段で基準バースト長のバーストゲート信号を変
調回路に与える。このフレームカウンタは他局の
制御とは独立で他局の同期とは非同期であつて試
験のときだけ利用される。同期信号発生手段から
のTDMAフレーム周期の整数（１以上）倍の周
期に同期した同期信号により、選択手段で切替え
て制御チヤネル部分のパタンを記憶する複数の記
憶手段のうちの一つの記憶手段に、基準バースト
合成手段からの制御チヤネルゲート信号およびシ
ンボルアドレス信号を入力し、この一つの記憶手
段の出力と基準バースト合成手段からの搬送波タ
イミング再生符号およびユニークワードとの論理
和を変調回路に出力する。また選択手段で他の記
憶手段を書込制御手段に接続して内容を変更でき
るようにする。上述のことにより、基準局の制御
なしに所望の制御信号を従局装置に送ることがで
きるとともに従局装置の全ての機能を確認するこ
とができる。
ム周期に相当するフレームパルス信号を発生し、
このフレームパルス信号により基準バースト合成
手段で基準バースト長のバーストゲート信号を変
調回路に与える。このフレームカウンタは他局の
制御とは独立で他局の同期とは非同期であつて試
験のときだけ利用される。同期信号発生手段から
のTDMAフレーム周期の整数（１以上）倍の周
期に同期した同期信号により、選択手段で切替え
て制御チヤネル部分のパタンを記憶する複数の記
憶手段のうちの一つの記憶手段に、基準バースト
合成手段からの制御チヤネルゲート信号およびシ
ンボルアドレス信号を入力し、この一つの記憶手
段の出力と基準バースト合成手段からの搬送波タ
イミング再生符号およびユニークワードとの論理
和を変調回路に出力する。また選択手段で他の記
憶手段を書込制御手段に接続して内容を変更でき
るようにする。上述のことにより、基準局の制御
なしに所望の制御信号を従局装置に送ることがで
きるとともに従局装置の全ての機能を確認するこ
とができる。
本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明一実施例擬似基準バースト発生
装置のブロツク構成図である。第１図において、
シンボルレートの周波数の発振器であるシステム
クロツク発振器１からシステムクロツク信号１０
１がフレームカウンタ２、基準バースト合成回路
３および変調回路３２のクロツク入力CLKに接
続される。フレームカウンタ２の出力TCからシ
ステムクロツク信号１０１を分周してTDMAフ
レーム周期に相当するフレームパルス信号１０２
が基準バースト合成回路３のフレームパルス入力
に接続される。基準バースト合成回路３から基準
バースト長に相当するバーストゲート信号１０３
が変調回路３２に接続される。また基準バースト
合成回路３から制御チヤネル部分を示す制御チヤ
ネルゲート信号１０５および制御チヤネル部分の
シンボルアドレス信号１０６が選択回路４の入力
Ａにそれぞれ接続される。選択回路４の出力Ｘが
記憶回路５の入力に接続され、出力Ｙが記憶回路
６の入力に接続される。書込制御回路７の出力が
選択回路４の入力Ｂに接続される。記憶回路５お
よび６の出力がアンドゲート８および９の一方の
入力に接続される。切換スイツチ１２の一方の端
子が接地され、他の端子がフリツプフロツプ１３
の入力Ｃと抵抗の一方の端子とに接続される。フ
リツプフロツプ１３の入力Ｄが出力に接続さ
れ、出力はフリツプフロツプ１４の入力Ｄに接
続される。フレームカウンタ２の出力TCからフ
レームパルス信号１０２が分岐されてフリツプフ
ロツプ１４の入力Ｃに接続される。フリツプフロ
ツプ１４の出力Ｑから出力信号１０８が選択回路
４の入力SEL、上記アンドゲート９の他の入力お
よびインバータ１０に入力し、インバータ１０の
出力は上記アンドゲート８の他の入力に接続され
る。基準バースト合成回路３から搬送波タイミン
グ再生符号とユニークワードとに相当するデータ
信号１０４とアンドゲート８または９から制御チ
ヤネルデータ信号１０７がそれぞれオアゲート１
１の入力に接続される。
装置のブロツク構成図である。第１図において、
シンボルレートの周波数の発振器であるシステム
クロツク発振器１からシステムクロツク信号１０
１がフレームカウンタ２、基準バースト合成回路
３および変調回路３２のクロツク入力CLKに接
続される。フレームカウンタ２の出力TCからシ
ステムクロツク信号１０１を分周してTDMAフ
レーム周期に相当するフレームパルス信号１０２
が基準バースト合成回路３のフレームパルス入力
に接続される。基準バースト合成回路３から基準
バースト長に相当するバーストゲート信号１０３
が変調回路３２に接続される。また基準バースト
合成回路３から制御チヤネル部分を示す制御チヤ
ネルゲート信号１０５および制御チヤネル部分の
シンボルアドレス信号１０６が選択回路４の入力
Ａにそれぞれ接続される。選択回路４の出力Ｘが
記憶回路５の入力に接続され、出力Ｙが記憶回路
６の入力に接続される。書込制御回路７の出力が
選択回路４の入力Ｂに接続される。記憶回路５お
よび６の出力がアンドゲート８および９の一方の
入力に接続される。切換スイツチ１２の一方の端
子が接地され、他の端子がフリツプフロツプ１３
の入力Ｃと抵抗の一方の端子とに接続される。フ
リツプフロツプ１３の入力Ｄが出力に接続さ
れ、出力はフリツプフロツプ１４の入力Ｄに接
続される。フレームカウンタ２の出力TCからフ
レームパルス信号１０２が分岐されてフリツプフ
ロツプ１４の入力Ｃに接続される。フリツプフロ
ツプ１４の出力Ｑから出力信号１０８が選択回路
４の入力SEL、上記アンドゲート９の他の入力お
よびインバータ１０に入力し、インバータ１０の
出力は上記アンドゲート８の他の入力に接続され
る。基準バースト合成回路３から搬送波タイミン
グ再生符号とユニークワードとに相当するデータ
信号１０４とアンドゲート８または９から制御チ
ヤネルデータ信号１０７がそれぞれオアゲート１
１の入力に接続される。
ここで、フリツプフロツプ１４の出力信号１０
８が「０」の場合には、選択回路４は入力Ａと出
力Ｘとを接続し、入力Ｂと出力Ｙとを接続する。
したがつて記憶回路５に基準バースト合成回路３
からの制御チヤネル部分を示す制御チヤネルゲー
ト信号１０５およびシンボルアドレス信号１０６
が接続され、記憶回路５に書込まれているパタン
がアンドゲート８を介して制御チヤネルデータ信
号１０７としてオアゲートの入力に接続される。
記憶回路６は書込制御回路７に接続され内容を書
替えることができる。出力信号１０８が「１」の
場合には、選択回路４は入力Ａと出力Ｙとを接続
し、入力Ｂと出力Ｘとを接続する。したがつて記
憶回路５と記憶回路６とが切替えられる。オアゲ
ート１１から送信データ信号１０９が変調回路３
２に接続され、変調回路３２から基準バースト
RBが図外の時分割多元接続装置に接続される。
８が「０」の場合には、選択回路４は入力Ａと出
力Ｘとを接続し、入力Ｂと出力Ｙとを接続する。
したがつて記憶回路５に基準バースト合成回路３
からの制御チヤネル部分を示す制御チヤネルゲー
ト信号１０５およびシンボルアドレス信号１０６
が接続され、記憶回路５に書込まれているパタン
がアンドゲート８を介して制御チヤネルデータ信
号１０７としてオアゲートの入力に接続される。
記憶回路６は書込制御回路７に接続され内容を書
替えることができる。出力信号１０８が「１」の
場合には、選択回路４は入力Ａと出力Ｙとを接続
し、入力Ｂと出力Ｘとを接続する。したがつて記
憶回路５と記憶回路６とが切替えられる。オアゲ
ート１１から送信データ信号１０９が変調回路３
２に接続され、変調回路３２から基準バースト
RBが図外の時分割多元接続装置に接続される。
このような構成の擬似基準バースト発生装置の
動作について説明する。
動作について説明する。
第２図は本発明の擬似基準バースト発生装置を
用いた試験方式のブロツク構成図である。第２図
において、３１は擬似基準バーストパタン発生回
路、３２は変調回路、３３は擬似基準バースト発
生装置、３４はハイブリツト回路、３５は
TDMA装置、３６は復調回路、３７は受信論理
回路、３８は制御回路、３９は送信論理回路およ
び４０は変調回路を示す。
用いた試験方式のブロツク構成図である。第２図
において、３１は擬似基準バーストパタン発生回
路、３２は変調回路、３３は擬似基準バースト発
生装置、３４はハイブリツト回路、３５は
TDMA装置、３６は復調回路、３７は受信論理
回路、３８は制御回路、３９は送信論理回路およ
び４０は変調回路を示す。
第３図は第２図に示す試験方式で試験を行つた
場合のTDMAフレームの構成である。第３図に
おいては、RBは基準バースト、LBは従局バース
トを示す。
場合のTDMAフレームの構成である。第３図に
おいては、RBは基準バースト、LBは従局バース
トを示す。
第４図は第３図に示す基準バーストRBの構成
図である。第２図において、擬似基準バースト発
生装置３３が第３図に示す基準バーストRBを発
生し、これに受信側の同期をとつたTDMA装置
３５が、第４図に示す基準バーストRBに含まれ
る制御チヤネルCSの内容をデコードして従局バ
ーストLBを送信する。たとえば送信同期をこの
方式でとる場合に、TDMA装置３５は第４図に
示す基準バーストRBを受信して、第４図に示す
搬送波タイミング再生符号CTにより、搬送波と
受信クロツクとを再生し、第４図に示すユニーク
ワードUWを検出し、この検出タイミングを受信
フレームの基準として制御チヤネルCSをデコー
ドする。擬似基準バースト発生装置３３が、制御
チヤネルCSに送信許可および送信フレームと受
信フレームとの差を定義する遅延量Ｄを送出する
ことにより、TDMA装置３５は受信フレームの
先頭からＤシンボル遅れた位置に送信フレームの
先頭を定義し、ここからさらに回線パタンで指定
されるシンボル数だけ遅れたタイミングに従局バ
ーストLBを送出することになる。第２図に示す
試験方式では遅延量Ｄの値はTDMA装置３５の
送信から受信までの信号遅延時間をD′とすると、 Ｄ＝Ｎフレーム長−D′ になり、従局バーストLBは回線パタンに定めら
れた位置に送出されることになる。ただしＮは１
以上の整数とする。
図である。第２図において、擬似基準バースト発
生装置３３が第３図に示す基準バーストRBを発
生し、これに受信側の同期をとつたTDMA装置
３５が、第４図に示す基準バーストRBに含まれ
る制御チヤネルCSの内容をデコードして従局バ
ーストLBを送信する。たとえば送信同期をこの
方式でとる場合に、TDMA装置３５は第４図に
示す基準バーストRBを受信して、第４図に示す
搬送波タイミング再生符号CTにより、搬送波と
受信クロツクとを再生し、第４図に示すユニーク
ワードUWを検出し、この検出タイミングを受信
フレームの基準として制御チヤネルCSをデコー
ドする。擬似基準バースト発生装置３３が、制御
チヤネルCSに送信許可および送信フレームと受
信フレームとの差を定義する遅延量Ｄを送出する
ことにより、TDMA装置３５は受信フレームの
先頭からＤシンボル遅れた位置に送信フレームの
先頭を定義し、ここからさらに回線パタンで指定
されるシンボル数だけ遅れたタイミングに従局バ
ーストLBを送出することになる。第２図に示す
試験方式では遅延量Ｄの値はTDMA装置３５の
送信から受信までの信号遅延時間をD′とすると、 Ｄ＝Ｎフレーム長−D′ になり、従局バーストLBは回線パタンに定めら
れた位置に送出されることになる。ただしＮは１
以上の整数とする。
第５図は本発明の擬似基準バースト発生装置の
信号のタイムチヤートである。第５図において、
第１図に示す番号と同一の番号は同一の信号を示
す。
信号のタイムチヤートである。第５図において、
第１図に示す番号と同一の番号は同一の信号を示
す。
第１図において、システムクロツク発振器１は
シンボルレートの周波数の発振器でシステムクロ
ツク信号１０１をフレームカウンタ２、基準バー
スト合成回路３および変調回路３２に分配する。
シンボルレートの周波数の発振器でシステムクロ
ツク信号１０１をフレームカウンタ２、基準バー
スト合成回路３および変調回路３２に分配する。
フレームカウンタ２は、システムクロツク信号
１０１を分周してTDMAフレーム周期に相当す
るフレームパルス信号１０２を発生する。
１０１を分周してTDMAフレーム周期に相当す
るフレームパルス信号１０２を発生する。
基準バースト合成回路３は、このフレームパル
ス信号１０２をトリガとして、基準バースト長に
相当するバーストゲート信号１０３と、搬送波タ
イミング再生符号CTおよびユニークワードUW
に相当するデータ信号１０４と、制御チヤネル部
分を示す制御チヤネルゲート信号１０５と、この
部分のシンボルアドレス信号１０６とを出力す
る。
ス信号１０２をトリガとして、基準バースト長に
相当するバーストゲート信号１０３と、搬送波タ
イミング再生符号CTおよびユニークワードUW
に相当するデータ信号１０４と、制御チヤネル部
分を示す制御チヤネルゲート信号１０５と、この
部分のシンボルアドレス信号１０６とを出力す
る。
選択回路４は入力SELが「０」の場合には、入
力Ａの信号の出力Ｘに接続し、入力Ｂの信号を出
力Ｙに接続する。また入力SELが「１」の場合に
は、入力Ａの信号を出力Ｙに接続し、入力Ｂの信
号を出力Ｘに接続する。
力Ａの信号の出力Ｘに接続し、入力Ｂの信号を出
力Ｙに接続する。また入力SELが「１」の場合に
は、入力Ａの信号を出力Ｙに接続し、入力Ｂの信
号を出力Ｘに接続する。
したがつて、フリツプフロツプ１４の出力信号
１０８が「０」の場合には、記憶回路５に基準バ
ースト合成回路３が出力する制御チヤネル部分を
示す制御チヤネルゲート信号１０５およびシンボ
ルアドレス信号１０６が供給され、記憶回路５に
書込まれているパタンがアンドゲート８を通つて
制御チヤネルデータ信号１０７として出力され
る。制御チヤネルデータ信号１０７および搬送波
タイミング再生符号CTおよびユニークワード
UWに相当するデータ信号１０４はオアゲート１
１で合成され送信データ信号１０９として変調回
路３２に供給される。
１０８が「０」の場合には、記憶回路５に基準バ
ースト合成回路３が出力する制御チヤネル部分を
示す制御チヤネルゲート信号１０５およびシンボ
ルアドレス信号１０６が供給され、記憶回路５に
書込まれているパタンがアンドゲート８を通つて
制御チヤネルデータ信号１０７として出力され
る。制御チヤネルデータ信号１０７および搬送波
タイミング再生符号CTおよびユニークワード
UWに相当するデータ信号１０４はオアゲート１
１で合成され送信データ信号１０９として変調回
路３２に供給される。
変調回路３２はバーストゲート信号１０３が
「１」である期間だけ送信データ信号１０９に対
応した変調を行い基準バーストRBを出力する。
「１」である期間だけ送信データ信号１０９に対
応した変調を行い基準バーストRBを出力する。
記憶回路６はフリツプフロツプ１４の出力信号
１０８が「０」の場合に、書込制御回路７に接続
され内容を書替えることができる。
１０８が「０」の場合に、書込制御回路７に接続
され内容を書替えることができる。
したがつて次に出力したい制御コードを書込制
御回路７を通して書込み、切換スイツチ１２を一
瞬「オン」にするとこのパルスがフリツプフロツ
プ１３にクロツク信号として入力されフリツプフ
ロツプ１３の出力が反転する。この信号はフレ
ームパルス信号１０２でリタイミングされて、記
憶回路５，６の選択信号して供給される。
御回路７を通して書込み、切換スイツチ１２を一
瞬「オン」にするとこのパルスがフリツプフロツ
プ１３にクロツク信号として入力されフリツプフ
ロツプ１３の出力が反転する。この信号はフレ
ームパルス信号１０２でリタイミングされて、記
憶回路５，６の選択信号して供給される。
上述のように、記憶回路５および記憶回路６を
フレームタイミングに同期して切換えることによ
り、基準バーストを送出している途中で記憶回路
５，６を切換えないために、意味のない制御コー
ドが送出されることを防ぐことができる。
フレームタイミングに同期して切換えることによ
り、基準バーストを送出している途中で記憶回路
５，６を切換えないために、意味のない制御コー
ドが送出されることを防ぐことができる。
制御チヤネルCSが伝送路の誤りによる影響を
避けるために、繰返し送信する場合などフレーム
の整数倍のタイミングを周期として送出される場
合もある。このときはこの整数（ただし、１以上
とする。）倍のタイミングを定義するためフレー
ムパルス信号１０２を分周する回路を追加し、こ
の分周回路の出力をフリツプフロツプ１４のクロ
ツク入力および選択回路４を通して記憶回路５お
よび記憶回路６に供給すればよい。記憶回路が３
組以上ある場合には記憶回路選択信号であるフリ
ツプフロツプ１４の出力信号１０８のビツト数を
増せばよい。
避けるために、繰返し送信する場合などフレーム
の整数倍のタイミングを周期として送出される場
合もある。このときはこの整数（ただし、１以上
とする。）倍のタイミングを定義するためフレー
ムパルス信号１０２を分周する回路を追加し、こ
の分周回路の出力をフリツプフロツプ１４のクロ
ツク入力および選択回路４を通して記憶回路５お
よび記憶回路６に供給すればよい。記憶回路が３
組以上ある場合には記憶回路選択信号であるフリ
ツプフロツプ１４の出力信号１０８のビツト数を
増せばよい。
第６図は本発明の他の実施例擬似基準バースト
発生装置のブロツク構成図である。第６図におい
て、第１図に示す番号と同一の番号は同一の回路
および信号を示す。２０は変化点検出回路で入力
INに加えられる信号が「０」から「１」に、ま
たは「１」から「０」に変化したとき短い「１」
のパルスを出力OUTに出力する。２１はフレー
ムパルス信号１０２を分周する分周回路であり、
２２はこの分周されたパルスをさらに分周する分
周回路である。
発生装置のブロツク構成図である。第６図におい
て、第１図に示す番号と同一の番号は同一の回路
および信号を示す。２０は変化点検出回路で入力
INに加えられる信号が「０」から「１」に、ま
たは「１」から「０」に変化したとき短い「１」
のパルスを出力OUTに出力する。２１はフレー
ムパルス信号１０２を分周する分周回路であり、
２２はこの分周されたパルスをさらに分周する分
周回路である。
第６図に示す実施例の場合には、制御チヤネル
に送出するパタンとこのパタンを繰返し送出する
回数と繰返し制御コードとを記憶回路５および記
憶回路６に書込む。
に送出するパタンとこのパタンを繰返し送出する
回数と繰返し制御コードとを記憶回路５および記
憶回路６に書込む。
第７図はその記憶回路の内容を示す図である。
第７図において、３０１は制御チヤネルパルスで
Ｎビツトで１ワードを構成する。Ｎビツトの制御
チヤネルパルスは１フレームで送出される場合と
１フレームの整数（ただし、２以上とする。）倍
で送出される場合とがある。３０２は繰返し制御
コード、３０３は繰返し回数である。この場合記
憶回路の内容は第７図に示すようにＮ＋１ワード
で１ブロツクを構成する。繰返し制御コード３０
２が「00」のときは制御チヤネルパルス３０１が
制御チヤネルパタンであることを示し、「01」の
ときは繰返し回数３０３に指定された回数だけこ
のワードに続くＮビツトの制御チヤネルパタンを
繰返し送出した後に次のブロツクの処理に移り、
「10」のときはそのブロツク処理を終わつた後に
先頭のブロツクの処理に移り、「11」のときはそ
のブロツクの処理をリセツトされるまで続けるよ
うに定義する。
第７図において、３０１は制御チヤネルパルスで
Ｎビツトで１ワードを構成する。Ｎビツトの制御
チヤネルパルスは１フレームで送出される場合と
１フレームの整数（ただし、２以上とする。）倍
で送出される場合とがある。３０２は繰返し制御
コード、３０３は繰返し回数である。この場合記
憶回路の内容は第７図に示すようにＮ＋１ワード
で１ブロツクを構成する。繰返し制御コード３０
２が「00」のときは制御チヤネルパルス３０１が
制御チヤネルパタンであることを示し、「01」の
ときは繰返し回数３０３に指定された回数だけこ
のワードに続くＮビツトの制御チヤネルパタンを
繰返し送出した後に次のブロツクの処理に移り、
「10」のときはそのブロツク処理を終わつた後に
先頭のブロツクの処理に移り、「11」のときはそ
のブロツクの処理をリセツトされるまで続けるよ
うに定義する。
こうしてＮ＋１ワードの先頭に繰返し制御コー
ド３０２が「01」、「10」または「11」を書込み、
このブロツクの処理を定義し、以下のＮワードの
繰返し制御コード３０２を「00」として制御チヤ
ネルパタン３０１に送信する制御チヤネルパタン
を書込む。同じ制御チヤネルパタンを繰返し送出
することは、このブロツクの処理の先頭で繰返し
回数３０３を第６図に示す繰返し回数セツト信号
により分周回路２２にセツトし、１回送出が終わ
るごとに「１」ずつ減算して内容が「０」になつ
た場合に第６図に示すブロツク移行信号１２４に
より記憶回路５または６に知らせ、次のブロツク
の処理に移ることにより行う。
ド３０２が「01」、「10」または「11」を書込み、
このブロツクの処理を定義し、以下のＮワードの
繰返し制御コード３０２を「00」として制御チヤ
ネルパタン３０１に送信する制御チヤネルパタン
を書込む。同じ制御チヤネルパタンを繰返し送出
することは、このブロツクの処理の先頭で繰返し
回数３０３を第６図に示す繰返し回数セツト信号
により分周回路２２にセツトし、１回送出が終わ
るごとに「１」ずつ減算して内容が「０」になつ
た場合に第６図に示すブロツク移行信号１２４に
より記憶回路５または６に知らせ、次のブロツク
の処理に移ることにより行う。
以上の説明では、基準バーストを１個だけ送出
するものとして説明したが、フレームカウンタか
ら適当な時間だけ離れたパルスを出力し、このパ
ルスで基準バースト合成回路を駆動して、複数の
基準バーストを発生させるような形で実施するこ
ともできる。
するものとして説明したが、フレームカウンタか
ら適当な時間だけ離れたパルスを出力し、このパ
ルスで基準バースト合成回路を駆動して、複数の
基準バーストを発生させるような形で実施するこ
ともできる。
また記憶回路は、ハードウエアは１個で別々の
アドレスを割当てることにより等価的に複数の記
憶回路として実施することもできる。
アドレスを割当てることにより等価的に複数の記
憶回路として実施することもできる。
本発明はマイクロプロセツサを応用することに
より装置を小型化することができる。
より装置を小型化することができる。
以上説明したように、本発明は、従局が本発明
の基準バースト発生装置を接続することで、擬似
基準局に対して衛星を介することなく、独立に試
験を行うことが可能である。
の基準バースト発生装置を接続することで、擬似
基準局に対して衛星を介することなく、独立に試
験を行うことが可能である。
このため、試験用の作業員を擬似基準局と従局
との双方に置く必要はなく、また試験項目も多く
することができる。したがつて、TDMA衛星通
信の信頼性を高める上で非常に大きな効果があ
る。また試験する装置を衛星系から全く切り離し
て試験することができるので、誤つた操作により
現用の通信系に影響を与えることがない。
との双方に置く必要はなく、また試験項目も多く
することができる。したがつて、TDMA衛星通
信の信頼性を高める上で非常に大きな効果があ
る。また試験する装置を衛星系から全く切り離し
て試験することができるので、誤つた操作により
現用の通信系に影響を与えることがない。
第１図は本発明一実施例擬似基準バースト発生
装置のブロツク構成図。第２図は本発明の擬似基
準バースト発生装置を用いた試験方式のブロツク
構成図。第３図はその時分割多元接続フレームの
構成図。第４図はその基準バーストの構成図。第
５図は本発明の擬似基準バースト発生装置の各信
号のタイムチヤート。第６図は本発明の他の実施
例擬似基準バースト発生装置のブロツク構成図。
第７図はその記憶回路の内容を示す図。第８図は
従来例の時分割多元接続装置の試験方式のブロツ
ク構成図。 １……システムクロツク発振器、２……フレー
ムカウンタ、３……基準バースト合成回路、４…
…選択回路、５，６……記憶回路、７……書込制
御回路、８，８′、９，９′……アンドゲート、１
０……インバータ、１１……オアゲート、１２…
…切換スイツチ、１３，１４……Ｄタイプのフリ
ツプフロツプ、２０……変化点検出回路、２１，
２２……分周回路、３１……擬似基準バーストパ
タン発生回路、３２……変調回路、、３３……擬
似基準バースト発生装置、３４……ハイブリツド
回路、３５……TDMA装置、３６……復調回路、
３７……受信論理回路、３８……制御回路、３９
……送信論理回路、４０……変調回路、５０……
アンテナ、１０１……システムクロツク信号、１
０２……フレームパルス信号、１０３……バース
トゲート信号、１０４……搬送波タイミング再生
符号とユニークワードとに相当するデータ信号、
１０５……制御チヤネル部分を示す制御チヤネル
ゲート信号、１０６……制御チヤネル部分のシン
ボルアドレス信号、１０７……制御チヤネルデー
タ信号、１０８……フリツプフロツプ１４の出力
信号、１０９……送信データ信号、１２０……変
化点検出信号、１２１，１２２……分周信号、１
２３……繰返し回数セツト信号、１２４……ブロ
ツク移行信号、CS……制御チヤネル、CT……搬
送波タイミング再生符号、LB……従局バースト、
RB……基準バースト、UW……ユニークワード。
装置のブロツク構成図。第２図は本発明の擬似基
準バースト発生装置を用いた試験方式のブロツク
構成図。第３図はその時分割多元接続フレームの
構成図。第４図はその基準バーストの構成図。第
５図は本発明の擬似基準バースト発生装置の各信
号のタイムチヤート。第６図は本発明の他の実施
例擬似基準バースト発生装置のブロツク構成図。
第７図はその記憶回路の内容を示す図。第８図は
従来例の時分割多元接続装置の試験方式のブロツ
ク構成図。 １……システムクロツク発振器、２……フレー
ムカウンタ、３……基準バースト合成回路、４…
…選択回路、５，６……記憶回路、７……書込制
御回路、８，８′、９，９′……アンドゲート、１
０……インバータ、１１……オアゲート、１２…
…切換スイツチ、１３，１４……Ｄタイプのフリ
ツプフロツプ、２０……変化点検出回路、２１，
２２……分周回路、３１……擬似基準バーストパ
タン発生回路、３２……変調回路、、３３……擬
似基準バースト発生装置、３４……ハイブリツド
回路、３５……TDMA装置、３６……復調回路、
３７……受信論理回路、３８……制御回路、３９
……送信論理回路、４０……変調回路、５０……
アンテナ、１０１……システムクロツク信号、１
０２……フレームパルス信号、１０３……バース
トゲート信号、１０４……搬送波タイミング再生
符号とユニークワードとに相当するデータ信号、
１０５……制御チヤネル部分を示す制御チヤネル
ゲート信号、１０６……制御チヤネル部分のシン
ボルアドレス信号、１０７……制御チヤネルデー
タ信号、１０８……フリツプフロツプ１４の出力
信号、１０９……送信データ信号、１２０……変
化点検出信号、１２１，１２２……分周信号、１
２３……繰返し回数セツト信号、１２４……ブロ
ツク移行信号、CS……制御チヤネル、CT……搬
送波タイミング再生符号、LB……従局バースト、
RB……基準バースト、UW……ユニークワード。
Claims (1)
- 【特許請求の範囲】 １ 基準バーストを発生する基準バースト発生回
路３１と、 この基準バーストを変調して出力する変調回路
３２と を含み、 時分割多元接続装置に上記変調回路の出力信号
を試験信号として与える手段３４を備えた擬似基
準バースト発生装置において、 上記基準バースト発生回路３１に、 独立同期で時分割多元接続フレーム周期に相当
するフレームパルス信号を発生する手段１，２
と、 上記フレームパルス信号により、基準バースト
長のバーストゲート信号を上記変調回路に出力
し、搬送波タイミング再生符号と、ユニークワー
ドと、制御チヤネル部分を示す制御チヤネルゲー
ト信号と、制御チヤネル部分のシンボルアドレス
信号とを出力する基準バースト合成手段３と、 上記制御チヤネル部分のパタンを記憶する複数
の記憶手段５，６と、 この記憶手段の内容を変更する書込制御手段７
と、 上記フレームパルス信号により、上記時分割多
元接続フレーム周期の整数倍（ただし、１以上と
する。）の周期に同期した同期信号１０８を出力
する同期信号発生手段１２，１３，１４と、 上記同期信号にしたがつて上記複数の記憶手段
のうちの一つの記憶手段に上記制御チヤネルゲー
ト信号および上記シンボルアドレス信号を与え、
他の記憶手段の書込入力および書込アドレスを上
記書込制御手段に接続するように上記同期信号に
したがつて上記一つの記憶手段と上記他の記憶手
段とを選択する選択手段４と、 上記他の記憶手段の出力送出を禁止するととも
に上記一つの記憶手段の出力と上記搬送波タイミ
ング再生符号および上記ユニークワードとの論理
和１０９を上記変調回路に出力する手段８〜１１
と を含むことを特徴とする擬似基準バースト発生
装置。 ２ 基準バーストを発生する基準バースト発生回
路と、 この基準バーストを変調して出力する変調回路
と を含み、 時分割多元接続装置に上記変調回路の出力信号
を試験信号として与える手段を備えた擬似基準バ
ースト発生装置において、 上記基準バースト発生回路に、 独立同期で時分割多元接続フレーム周期に相当
するフレームパルス信号を発生する手段と、 上記フレームパルス信号を分周する分周手段
と、 上記フレームパルス信号により、基準バースト
長のバーストゲート信号を上記変調回路に出力
し、搬送波タイミング再生符号と、ユニークワー
ドと、制御チヤネル部分を示す制御チヤネルゲー
ト信号と、制御チヤネル部分のシンボルアドレス
信号とを出力する基準バースト合成手段と、 上記制御チヤネル部分のパタンと送信順とを記
憶する複数の記憶手段と、 この記憶手段の内容を変更する書込制御手段
と、 上記分周手段の出力信号により、上記時分割多
元接続フレーム周期の整数倍（ただし、１以上と
する。）の周期に同期した同期信号を出力する同
期信号発生手段と、 上記複数の記憶手段のうちの一つの記憶手段の
読出アドレス入力に上記制御チヤネルゲート信号
および上記シンボルアドレス信号を与え、他の記
憶手段の書込入力および書込アドレスを上記書込
制御手段に接続するように上記同期信号にしたが
つて上記一つの記憶手段と上記他の記憶手段とを
選択する選択手段と、 上記分周手段の出力信号により、上記一つの記
憶手段の出力を制御する制御手段と、 上記他の記憶手段の出力送出を禁止するととも
にこの制御手段により制御された上記一つの記憶
手段の出力と上記搬送波タイミング再生符号およ
び上記ユニークワードとの論理和を上記変調回路
に出力する手段と を含むことを特徴とする擬似基準バースト発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717384A JPS61105144A (ja) | 1984-10-29 | 1984-10-29 | 擬似基準バ−スト発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22717384A JPS61105144A (ja) | 1984-10-29 | 1984-10-29 | 擬似基準バ−スト発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61105144A JPS61105144A (ja) | 1986-05-23 |
| JPH0320941B2 true JPH0320941B2 (ja) | 1991-03-20 |
Family
ID=16856625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22717384A Granted JPS61105144A (ja) | 1984-10-29 | 1984-10-29 | 擬似基準バ−スト発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105144A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6848962B2 (en) | 2000-09-01 | 2005-02-01 | Canon Kabushiki Kaisha | Electron-emitting device, electron source, image-forming apparatus, and method for producing electron-emitting device and electron-emitting apparatus |
| US6853126B2 (en) | 2000-09-22 | 2005-02-08 | Canon Kabushiki Kaisha | Electron-emitting device, electron source, image forming apparatus, and electron-emitting apparatus |
| US7186160B2 (en) | 2000-09-01 | 2007-03-06 | Canon Kabushiki Kaisha | Electron-emitting device, electron-emitting apparatus, image display apparatus, and light-emitting apparatus |
| US7276842B2 (en) | 2000-09-01 | 2007-10-02 | Canon Kabushiki Kaisha | Electron-emitting device, electron source and image-forming apparatus, and method for manufacturing electron emitting device |
| US7399215B2 (en) | 2001-09-07 | 2008-07-15 | Canon Kabushiki Kaisha | Method of manufacturing electron-emitting device and electron source |
| US7611394B2 (en) | 2000-09-01 | 2009-11-03 | Canon Kabushiki Kaisha | Method of manufacturing electron-emitting element using catalyst to grow carbon fibers between opposite electrodes |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009160947A (ja) * | 2009-04-22 | 2009-07-23 | Komori Corp | ローラの支持装置 |
| JP2009160946A (ja) * | 2009-04-22 | 2009-07-23 | Komori Corp | ローラの支持装置 |
-
1984
- 1984-10-29 JP JP22717384A patent/JPS61105144A/ja active Granted
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6848962B2 (en) | 2000-09-01 | 2005-02-01 | Canon Kabushiki Kaisha | Electron-emitting device, electron source, image-forming apparatus, and method for producing electron-emitting device and electron-emitting apparatus |
| US7186160B2 (en) | 2000-09-01 | 2007-03-06 | Canon Kabushiki Kaisha | Electron-emitting device, electron-emitting apparatus, image display apparatus, and light-emitting apparatus |
| US7198966B2 (en) | 2000-09-01 | 2007-04-03 | Canon Kabushiki Kaisha | Electron-emitting device, electron source, image-forming apparatus, and method for producing electron-emitting device and electron-emitting apparatus |
| US7227311B2 (en) | 2000-09-01 | 2007-06-05 | Canon Kabushiki Kaisha | Electron-emitting device, electron-emitting apparatus, image display apparatus, and light-emitting apparatus |
| US7276842B2 (en) | 2000-09-01 | 2007-10-02 | Canon Kabushiki Kaisha | Electron-emitting device, electron source and image-forming apparatus, and method for manufacturing electron emitting device |
| US7459844B2 (en) | 2000-09-01 | 2008-12-02 | Canon Kabushiki Kaisha | Electron-emitting device, electron-emitting apparatus, image display apparatus, and light-emitting apparatus |
| US7582001B2 (en) | 2000-09-01 | 2009-09-01 | Canon Kabushiki Kaisha | Method for producing electron-emitting device and electron-emitting apparatus |
| US7591701B2 (en) | 2000-09-01 | 2009-09-22 | Canon Kabushiki Kaisha | Electron-emitting device, electron source and image-forming apparatus, and method for manufacturing electron emitting device |
| US7611394B2 (en) | 2000-09-01 | 2009-11-03 | Canon Kabushiki Kaisha | Method of manufacturing electron-emitting element using catalyst to grow carbon fibers between opposite electrodes |
| US6853126B2 (en) | 2000-09-22 | 2005-02-08 | Canon Kabushiki Kaisha | Electron-emitting device, electron source, image forming apparatus, and electron-emitting apparatus |
| US7399215B2 (en) | 2001-09-07 | 2008-07-15 | Canon Kabushiki Kaisha | Method of manufacturing electron-emitting device and electron source |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61105144A (ja) | 1986-05-23 |
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