JPH0320960Y2

JPH0320960Y2 -

Info

Publication number: JPH0320960Y2
Application number: JP16021783U
Authority: JP
Priority date: 1983-10-17
Filing date: 1983-10-17
Publication date: 1991-05-07
Also published as: JPS6067600U

Description

【考案の詳細な説明】本考案は相補型MOS論理回路におけるダイナ
ミツク型のシフトレジスタ回路に関するものであ
る。[Detailed Description of the Invention] The present invention relates to a dynamic shift register circuit in a complementary MOS logic circuit.

従来、CMOS構造におけるシフトレジスタ回
路としては、第３図に示すようなCMOSインバ
ーターで帰還路を形成したスタテイツク型の回路
と、第４図に示すようなCMOSインバータの入
力容量を用いたダイナミツク型の回路が一般的で
ある。ところが、このような回路で多段のシフト
レジスタを構成すると素子数が多くなつてしま
う。 Conventionally, shift register circuits with a CMOS structure have been divided into static type circuits in which a feedback path is formed by a CMOS inverter as shown in Figure 3, and dynamic type circuits that use the input capacitance of a CMOS inverter as shown in Figure 4. The circuit is common. However, if a multi-stage shift register is constructed using such a circuit, the number of elements will increase.

本考案の目的は、単一パルスを次々とシフトし
ていくような、特定の目的での使用における、素
子数および消費電力の少ないシフトレジスタ回路
を得ることにある。 An object of the present invention is to provide a shift register circuit with a small number of elements and low power consumption for use in a specific purpose such as shifting single pulses one after another.

本考案によれば、ＮチヤンネルおよびＰチヤン
ネル型の一対の電界効果トランジスタを電源端子
間に直列接続したインバータを多数段有し、ｎ段
目（ｎは寄又は隅数）のインバーターの一方の電
界効果トランジスタのゲートにシフトすべき入力
信号又は前段の出力を加え、このｎ段目のインバ
ータの出力をｎ＋１段目のインバータの他方の電
界効果トランジスタのゲートに加え、ｎ段目のイ
ンバータの他方の電界効果トランジスタのゲート
にｎ＋２段目のインバータの出力を加え、ｎ＋１
段目のインバータの出力をｎ＋２段目のインバー
タの一方の電界効果トランジスタのゲートに加え
たシフトレジスタ回路を得る。 According to the present invention, there are multiple stages of inverters in which a pair of N-channel and P-channel field effect transistors are connected in series between power supply terminals, and the electric field of one of the inverters of the n-th stage (n is the number of corners or corners) is provided. The input signal to be shifted or the output of the previous stage is applied to the gate of the effect transistor, the output of this n-th stage inverter is applied to the gate of the other field-effect transistor of the n+1-stage inverter, and the output of the other field-effect transistor of the n-th stage inverter is applied. Adding the output of the n+2 stage inverter to the gate of the field effect transistor,
A shift register circuit is obtained in which the output of the inverter at the (n+2) stage is applied to the gate of one field effect transistor of the (n+2) stage inverter.

次に、図面を参照して本考案をより詳細に説明
する。 Next, the present invention will be explained in more detail with reference to the drawings.

第１図は本考案の一実施例を示すもので、Ｐチ
ヤネル型MOSトランジスタとＮチヤネル型MOS
トランジスタのドレインを接続し出力としたトラ
ンジスタ２個から成る組み合わせ複数対につい
て、１対目のＮチヤネル型（またはＰチヤネル
型）トランジスタＮ１のゲートを入力として、出
力を２対目のＰチヤネル型（またはＮチヤネル
型）トランジスタＰ２のゲートに、また１対目の
Ｐチヤネル型（またはＮチヤネル型）トランジス
タＰ１のゲートを３対目の出力に接続し、同様に
して、（2n＋１）対目のＮチヤネル型（またはＰ
チヤネル型）トランジスタのゲートを2n対目の
出力に、その出力を（2n−１）対目のＰチヤネ
ル型（またはＮチヤネル型）トランジスタのゲー
トおよび（2n＋２）対目のＰチヤネル型（また
はＮチヤネル型）トランジスタのゲートに、また
2n＋１対目のＰチヤネル型（またはＮチヤネル
型）トランジスタのゲートを（2n＋３）対目の
出力に接続するとともに、2n対目のＰチヤネル
型（またはＮチヤネル型）トランジスタのゲート
を（2n−１）対目の出力に、出力を（2n−２）
対目のＮチヤネル型（またはＰチヤネル型）トラ
ンジスタのゲートおよび（2n＋１）対目のＮチ
ヤネル型（またはＰチヤネル型）トランジスタの
ゲートに、またＮチヤネル型（またはＰチヤネル
型）トランジスタのゲートを（2n＋２）対目の
出力に接続する。 Figure 1 shows an embodiment of the present invention, showing a P-channel MOS transistor and an N-channel MOS transistor.
For multiple pairs of combinations consisting of two transistors whose drains are connected and output, the gate of the first pair of N-channel (or P-channel) transistors N1 is used as an input, and the output is connected to the second pair of P-channel (or P-channel) transistors. or N-channel type) transistor P2, and the gate of the first pair of P-channel (or N-channel type) transistor P1 to the output of the third pair, and in the same way, connect the (2n+1) pair of N Channel type (or P
The gate of the (2n-1) pair of P-channel (or N-channel) transistors and the (2n+2) pair of P-channel (or N-channel) transistors are connected to the gate of the (2n-1) pair of P-channel (or channel type) transistor gate, and
The gates of the 2n+1 pair of P-channel (or N-channel) transistors are connected to the (2n+3) pair of outputs, and the gates of the 2n-th pair of P-channel (or N-channel) transistors are connected to the (2n-1) pair of outputs. ) to the output of the opposite eye, the output is (2n-2)
the gate of the opposite N-channel (or P-channel) transistor, the gate of the (2n+1) opposite N-channel (or P-channel) transistor, and the gate of the N-channel (or P-channel) transistor. Connect to the (2n+2) pair of outputs.

以上のように構成されているシフトレジスタを
使用する際には、2n対目のＮチヤネル型（また
はＰチヤネル型）トランジスタのソースを電源の
GND端子（またはV_DD端子）に、Ｐチヤネル型
（またはＮチヤネル型）トランジスタのソースを
−（2n−１）π／２だけ位相のずれたクロツクに
接続し、また、（2n＋１）対目のＰチヤネル型
（またはＮチヤネル型）トランジスタのソースを
電源のV_DD端子（またはGND端子）に、Ｎチヤネ
ル型（またはＰチヤネル型）トランジスタのソー
スを−nπだけ位相のずれたクロツクに接続する。
この状態で、クロツクに同期した単一パルスを入
力に加えると、第２図に示すようなタイミングで
出力O₁，O₂に示すような単一パルスが得られ、
さらに多段にすれば単一パルスを次々にシフトさ
せていくことができる。 When using the shift register configured as above, connect the source of the 2nth pair of N-channel (or P-channel) transistors to the power source.
Connect the source of a P-channel (or N-channel) transistor to the GND terminal (or V _DD terminal) to a clock whose phase is shifted by -(2n-1)π/2, and The source of the P-channel (or N-channel) transistor is connected to the _VDD terminal (or GND terminal) of the power supply, and the source of the N-channel (or P-channel) transistor is connected to a clock that is out of phase by -nπ.
In this state, if a single pulse synchronized with the clock is applied to the input, single pulses as shown in the outputs O ₁ and O ₂ will be obtained at the timing shown in Figure 2.
Furthermore, by using multiple stages, single pulses can be shifted one after another.

更に、かかるシフトレジスタ回路の動作を第１
図、第２図にそつて説明すると、時刻t₀でトラン
ジスタＮ１がオンするが、φ₀が“Ｈ”なのでａ
点は“Ｈ”である。時刻t₁でφ₀が“Ｌ”になるの
でａ点も“Ｌ”となり、トランジスタＰ２がオン
するが、φ−１／2πが“Ｌ”なのでｂ点（出力O₁）は“Ｌ”のままである。時刻t₂でφ−１／2πが“Ｈ” となるのでｂ点（出力O₁）も“Ｈ”となり、ト
ランジスタＮ３がオンするが、φ_-〓が“Ｈ”なの
でｃ点は“Ｈ”のままである。時刻t₃でφ_-〓が
“Ｌ”となるので、ｃ点も“Ｌ”となり、トラン
ジスタＰ４がオンする。このとき同時にトランジ
スタＰ１もオンし、ａ点は“Ｈ”となる。時刻t₄
でｄ点（出力O₂）が“Ｈ”となり、トランジス
タＮ２がオンするため、ｂ点（出力O₁）は“Ｌ”
となる。以下、このようにして半クロツク周期ず
つパルスがシフトしていく。 Furthermore, the operation of such a shift register circuit is
To explain along the lines of Fig. 2, transistor N1 turns on at time t ₀ , but since φ ₀ is “H”, a
The point is "H". Since φ ₀ becomes “L” at time t ₁ , point a also becomes “L” and transistor P2 turns on, but since φ-1/2π is “L”, point b (output O ₁ ) becomes “L”. It remains as it is. Since φ-1/2π becomes "H" at time t ₂ , point b (output O ₁ ) also becomes "H" and transistor N3 turns on, but since φ _- 〓 is "H", point c becomes "H". It remains as it is. Since φ _- becomes "L" at time _t3 , point c also becomes "L" and transistor P4 is turned on. At this time, the transistor P1 is also turned on, and the point a becomes "H". time t ₄
, point d (output O ₂ ) becomes “H” and transistor N2 turns on, so point b (output O ₁ ) becomes “L”.
becomes. Thereafter, the pulses are shifted by half a clock period in this manner.

本考案による回路は、シフトレジスタ１段分あ
たり素子数４個で構成され、また、ｎチヤネル型
とｐチヤネル型のゲートに同じ信号を加えないの
で、信号の変化時に生じる電力消費がなく消費電
力が少なくてすむといつた利点があり、特に多段
構成とした場合にICチツプ内に占める面積が第
４図に示す従来のダイナミツク型のシフトレジス
タに比べ、約半分で済む。 The circuit according to the present invention is composed of four elements per stage of shift register, and since the same signal is not applied to the gates of N-channel type and P-channel type, there is no power consumption that occurs when the signal changes, and power consumption is reduced. It has the advantage of requiring less space, and in particular, when configured in a multi-stage configuration, the area occupied within the IC chip is approximately half that of the conventional dynamic type shift register shown in FIG.

[Brief explanation of drawings]

第１図は本考案の一実施例を示す等価回路図、
第２図は本考案の動作説明のためのタイミングチ
ヤートである。第３図は従来のスタテイツク型シ
フトレジスタ回路のブロツク図、第４図は従来の
ダイナミツク型シフトレジスタ回路のブロツク図
である。Ｐ１，Ｐ２，Ｐ３，Ｐ４……Ｐチヤンネル型電
界効果トランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４…
…Ｎチヤンネル型電界効果トランジスタ、O₁，
O₂……出力、V_DD……電源、φ₀，φ−１／2π，φ_-〓， φ−３／2π……クロツク。 FIG. 1 is an equivalent circuit diagram showing an embodiment of the present invention.
FIG. 2 is a timing chart for explaining the operation of the present invention. FIG. 3 is a block diagram of a conventional static type shift register circuit, and FIG. 4 is a block diagram of a conventional dynamic type shift register circuit. P1, P2, P3, P4...P channel type field effect transistor, N1, N2, N3, N4...
...N-channel field effect transistor, O ₁ ,
O ₂ ... Output, V _DD ... Power supply, φ ₀ , φ-1/2π, φ _- 〓, φ-3/2π ... Clock.

Claims

[Scope of utility model registration request]

It has a plurality of pairs of transistors with the drains of a P-channel field effect transistor and an N-channel field effect transistor connected together and used as an output,
The output of (4n+3) pairs (n is an integer) is (4n+4)
Connect the gates of the (4n+4) and (4n+1) pairs of P-channel (or N-channel) transistors to the gates of the (4n+4) and (4n+5) and (4n+2) pairs of N-channel (or Connected to the gate of the (P channel type) transistor,
+5) The output of the pair of eyes is (4n+6) and (4n
+3) Connected to the gate of the opposite P-channel type (or N-channel type) transistor, (4n+6)
The output of the paired eyes is (4n+7) paired and (4n+4)
A circuit connected to the gate of the opposite N-channel type (or P-channel type) transistor, and with the gate of the first pair of N-channel type (or P-channel type) transistor as the input terminal. Source of a P-channel (or P-channel) transistor, source of a (4n+2) pair of P-channel (or N-channel) transistor, (4n+
3) Opposite N channel type (or P channel type)
A semiconductor circuit characterized in that a clock signal whose phase is delayed by 1/4 period is applied to the source of a transistor and the source of a (4n+4) pair of P-channel type (or N-channel type) transistors.