JPH03209775A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03209775A JPH03209775A JP331190A JP331190A JPH03209775A JP H03209775 A JPH03209775 A JP H03209775A JP 331190 A JP331190 A JP 331190A JP 331190 A JP331190 A JP 331190A JP H03209775 A JPH03209775 A JP H03209775A
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- tungsten silicide
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するものである。
（従来の技術）
タングステンシリサイドは、膜表面が露出した状態で熱
処理を施すと、シリサイド中のタングステンが酸化して
体積が異常に増大する異常酸化が発生するという問題が
指摘されている。そのため、ゲート電極構造としてタン
グステンシリサイド／ポリシリコン構造、すなわちポリ
サイド構造を持つＭＯ８型トランジスタにおいては、こ
の異常酸化を防止するために種々の対策が施されている
。
処理を施すと、シリサイド中のタングステンが酸化して
体積が異常に増大する異常酸化が発生するという問題が
指摘されている。そのため、ゲート電極構造としてタン
グステンシリサイド／ポリシリコン構造、すなわちポリ
サイド構造を持つＭＯ８型トランジスタにおいては、こ
の異常酸化を防止するために種々の対策が施されている
。
以下、異常酸化を防止するための従来の半導体装置の製
造方法について図面を用いて説明する。
造方法について図面を用いて説明する。
第２図は、従来の半導体装置の製造方法を示したもので
、１は半導体基板、２はゲート酸化膜、３は下層のポリ
シリコン膜、４はタングステンシリサイド膜、５は上層
のポリシリコン膜、６は酸化シリコン膜、７はＬＤＤサ
イドウオールである。
、１は半導体基板、２はゲート酸化膜、３は下層のポリ
シリコン膜、４はタングステンシリサイド膜、５は上層
のポリシリコン膜、６は酸化シリコン膜、７はＬＤＤサ
イドウオールである。
次にその製造方法について説明する。
まず、半導体基板１上に形成したゲート酸化膜２上に、
下層から順に下層ポリシリコン膜３（膜厚２００ｎｍ）
、タングステンシリサイド膜４ （３００ｎｍ）、上層
ポリシリコン膜５ （１００ｒ＋＋＋＋）をＣＶＤ法で
堆積する（第２図（ａ））。次にドライエツチング法に
よってゲート電極部の配線パターンを形成する（第２図
（ｂ））。続いて、ＬＤＤサイドウオール形成用の酸化
シリコン膜６ （３００ｎｍ）を堆積しく第２図（Ｃ）
）、この酸化膜を異方性のドライエツチングによりエツ
チングしてＬＤＤサイドウオール７を形成する（第２図
（ｄ））。
下層から順に下層ポリシリコン膜３（膜厚２００ｎｍ）
、タングステンシリサイド膜４ （３００ｎｍ）、上層
ポリシリコン膜５ （１００ｒ＋＋＋＋）をＣＶＤ法で
堆積する（第２図（ａ））。次にドライエツチング法に
よってゲート電極部の配線パターンを形成する（第２図
（ｂ））。続いて、ＬＤＤサイドウオール形成用の酸化
シリコン膜６ （３００ｎｍ）を堆積しく第２図（Ｃ）
）、この酸化膜を異方性のドライエツチングによりエツ
チングしてＬＤＤサイドウオール７を形成する（第２図
（ｄ））。
この製造方法でゲート電極を形成した場合、第３図に示
す通常のポリサイド・ゲート電極の場合と異なり、第２
図（ｄ）のようにＬＤＤサイドウオールを形成した後に
もタングステンシリサイド膜表面が露出していないため
、その後の熱処理工程におけるタングステシリサイドの
異常酸化が防止できる。
す通常のポリサイド・ゲート電極の場合と異なり、第２
図（ｄ）のようにＬＤＤサイドウオールを形成した後に
もタングステンシリサイド膜表面が露出していないため
、その後の熱処理工程におけるタングステシリサイドの
異常酸化が防止できる。
（発明が解決しようとするｍ題）
しかしながら、上記従来の半導体製造方法では、ＬＤＤ
サイドウオール形成工程の異方性ドライエツチング処理
時に所定量以上の酸化膜がエツチングされた場合、すな
わちオーバーエツチングが生じた際に、第４図に示すよ
うにタングステンシリサイド膜４の側面が露出する。こ
のため、その後の熱処理工程の際に、この露出部分のタ
ングステンシリサイドが異常酸化するという問題があっ
た。
サイドウオール形成工程の異方性ドライエツチング処理
時に所定量以上の酸化膜がエツチングされた場合、すな
わちオーバーエツチングが生じた際に、第４図に示すよ
うにタングステンシリサイド膜４の側面が露出する。こ
のため、その後の熱処理工程の際に、この露出部分のタ
ングステンシリサイドが異常酸化するという問題があっ
た。
（課題を解決するための手段）
この問題点を解決するために、本発明の半導体製造方法
は、ポリシリコン膜／タングステンシリサイド膜／ポリ
シリコン膜の３層構造を持つＭＯ８型トランジスタのゲ
ート電極部をドライエツチング法でパターン形成した後
に、ポリシリコン膜に対しては非エツチング性、タング
ステンシリサイドに対してはエツチング性のエツチング
液を用いて、タングステンシリサイド膜の側面をエツチ
ングし、タングステンシリサイド膜の側面を上下層のポ
リシリコン膜の側面より後退させる。次いで、酸化膜を
堆積し、ＬＤＤサイドウオールを形成する。
は、ポリシリコン膜／タングステンシリサイド膜／ポリ
シリコン膜の３層構造を持つＭＯ８型トランジスタのゲ
ート電極部をドライエツチング法でパターン形成した後
に、ポリシリコン膜に対しては非エツチング性、タング
ステンシリサイドに対してはエツチング性のエツチング
液を用いて、タングステンシリサイド膜の側面をエツチ
ングし、タングステンシリサイド膜の側面を上下層のポ
リシリコン膜の側面より後退させる。次いで、酸化膜を
堆積し、ＬＤＤサイドウオールを形成する。
（作 用）
この構成によれば、ＬＤＤサイドウオール形成時にオー
バー・エツチングが生じても、タングステンシリサイド
膜の側面を酸化膜で覆って側面が露出することを防いで
いるため、その後の熱処理工程におけるタングステンシ
リサイドの異常酸化を防ぐことができる。
バー・エツチングが生じても、タングステンシリサイド
膜の側面を酸化膜で覆って側面が露出することを防いで
いるため、その後の熱処理工程におけるタングステンシ
リサイドの異常酸化を防ぐことができる。
（実施例）
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例における半導体製造方法を
示したものである。第１図において、１は半導体基板、
２はゲート酸化膜、３は下層のポリシリコン膜、４はタ
ングステンシリサイド膜、５は上層のポリシリコン膜、
６は酸化シリコン膜、７はＬＤＤサイドウオールであり
、従来例と同一名称部分には、同一符号を付しである。
示したものである。第１図において、１は半導体基板、
２はゲート酸化膜、３は下層のポリシリコン膜、４はタ
ングステンシリサイド膜、５は上層のポリシリコン膜、
６は酸化シリコン膜、７はＬＤＤサイドウオールであり
、従来例と同一名称部分には、同一符号を付しである。
次に、その製造方法について説明する。
まず、従来例と同様に、半導体基板１上に形成したゲー
ト酸化膜２の上に、ポリシリコン膜３（膜厚２００ｎｍ
） ／タングステンシリサイド膜４（膜厚３００ｎｍ）
／ポリシリコン膜５（膜厚１０１００ｎを順次堆積し
た後、三層構造のゲート電極パターンを形成する（第１
図（ａ）、 （ｂ））。
ト酸化膜２の上に、ポリシリコン膜３（膜厚２００ｎｍ
） ／タングステンシリサイド膜４（膜厚３００ｎｍ）
／ポリシリコン膜５（膜厚１０１００ｎを順次堆積し
た後、三層構造のゲート電極パターンを形成する（第１
図（ａ）、 （ｂ））。
次に、ポリシリコンに対しては非エツチング性であり、
タングステンシリサイドに対してはエツチング性のアン
モニア、過酸化水素、水の混合比が１：１：８である混
合液により、７０℃、５分のウェットエツチング処理を
施し、上下層のポリシリコン膜３，５の側面に対しタン
グステンシリサイド膜４の側面を５０ｎｍ後退させる（
第１図（Ｃ））。
タングステンシリサイドに対してはエツチング性のアン
モニア、過酸化水素、水の混合比が１：１：８である混
合液により、７０℃、５分のウェットエツチング処理を
施し、上下層のポリシリコン膜３，５の側面に対しタン
グステンシリサイド膜４の側面を５０ｎｍ後退させる（
第１図（Ｃ））。
その後、ＬＤＤサイドウオール形成用の酸化膜６を３０
０ｎｍ堆積しく第１図（ｄ））、酸化膜の異方性エツチ
ングによってＬＤＤサイドウオール７を形成する（第１
図（ｅ））。
０ｎｍ堆積しく第１図（ｄ））、酸化膜の異方性エツチ
ングによってＬＤＤサイドウオール７を形成する（第１
図（ｅ））。
（発明の効果）
本発明は、ポリシリコン膜／タングステンシリサイド膜
／ポリシリコン膜からなる３層構造を持つＭＯ８型トラ
ンジスタのゲート電極形成時に、上下層のポリシリコン
膜の側面に対しタングステンシリサイド膜の側面を後退
させた後に、酸化膜を堆積してＬＤＤサイドウオールを
形成しているため、ＬＤＤサイドウオール形成時の異方
性エッチングの際にオーバエツチングが生じても、タン
グステンシリサイド膜の側壁の露出が防止でき、その後
の熱処理工程における異常酸化を防止することができる
。
／ポリシリコン膜からなる３層構造を持つＭＯ８型トラ
ンジスタのゲート電極形成時に、上下層のポリシリコン
膜の側面に対しタングステンシリサイド膜の側面を後退
させた後に、酸化膜を堆積してＬＤＤサイドウオールを
形成しているため、ＬＤＤサイドウオール形成時の異方
性エッチングの際にオーバエツチングが生じても、タン
グステンシリサイド膜の側壁の露出が防止でき、その後
の熱処理工程における異常酸化を防止することができる
。
第１図（ａ）〜（６）は、本発明の一実施例における半
導体製造方法の一連の工程を示す図、第２図（ａ）〜（
ｄ）は、タングステンシリサイドの異常酸化を防止する
ための従来の製造方法の一連の工程を示す図、第３図は
、一般的なポリサイド・ゲート電極のＬＤＤサイドウオ
ール形成後の断面図、第４図は、第２図の従来例で、Ｌ
ＤＤサイドウオール形成時にオーバーエツチングが生じ
た場合の断面図である。 １ ・・・半導体基板、 ２・・・ゲート酸化膜、３
・・・下層のポリシリコン膜、４ ・・・タングステン
シリサイド膜、 ５・・・上層のポリシリコン膜、 ６
・・・酸化シリコン膜、７ ・・・ＬＤＤサイドウオ
ール。 ｉ〒 拗 図 （ｂ） 第 図 第 図 （ｅ） 第 ２ 図 （０） （ｂ） 第 図 （Ｃ） 只 （ｄ）
導体製造方法の一連の工程を示す図、第２図（ａ）〜（
ｄ）は、タングステンシリサイドの異常酸化を防止する
ための従来の製造方法の一連の工程を示す図、第３図は
、一般的なポリサイド・ゲート電極のＬＤＤサイドウオ
ール形成後の断面図、第４図は、第２図の従来例で、Ｌ
ＤＤサイドウオール形成時にオーバーエツチングが生じ
た場合の断面図である。 １ ・・・半導体基板、 ２・・・ゲート酸化膜、３
・・・下層のポリシリコン膜、４ ・・・タングステン
シリサイド膜、 ５・・・上層のポリシリコン膜、 ６
・・・酸化シリコン膜、７ ・・・ＬＤＤサイドウオ
ール。 ｉ〒 拗 図 （ｂ） 第 図 第 図 （ｅ） 第 ２ 図 （０） （ｂ） 第 図 （Ｃ） 只 （ｄ）
Claims (1)
- ポリシリコン膜／タングステンシリサイド膜／ポリシリ
コン膜の３層構造を持つＭＯＳ型トランジスタのゲート
電極部をドライエッチング法によりパターン形成する工
程と、ポリシリコンに対しては非エッチング性、タング
ステンシリサイドに対してはエッチング性のエッチング
液を用いて前記パターン形成されたゲート電極部をエッ
チングし、タングステンシリサイド膜の側面を上下層の
ポリシリコン膜の側面より後退させる工程と、次いで、
ゲート電極部の側面にＬＤＤサイドウォールを形成する
工程とを有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP331190A JPH03209775A (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP331190A JPH03209775A (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209775A true JPH03209775A (ja) | 1991-09-12 |
Family
ID=11553815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP331190A Pending JPH03209775A (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486067B1 (en) * | 1999-10-29 | 2002-11-26 | Taiwan Semiconductor Manufacturing Company | Method for improving the electrical isolation between the contact and gate in a self-aligned contact MOSFET device structure |
| US6551913B1 (en) | 1998-06-30 | 2003-04-22 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a gate electrode of a semiconductor device |
-
1990
- 1990-01-12 JP JP331190A patent/JPH03209775A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6551913B1 (en) | 1998-06-30 | 2003-04-22 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a gate electrode of a semiconductor device |
| KR100540477B1 (ko) * | 1998-06-30 | 2006-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| US6486067B1 (en) * | 1999-10-29 | 2002-11-26 | Taiwan Semiconductor Manufacturing Company | Method for improving the electrical isolation between the contact and gate in a self-aligned contact MOSFET device structure |
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