JPH0653217A - 電極構造形成方法、及び半導体装置の製造方法 - Google Patents
電極構造形成方法、及び半導体装置の製造方法Info
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- JPH0653217A JPH0653217A JP4222105A JP22210592A JPH0653217A JP H0653217 A JPH0653217 A JP H0653217A JP 4222105 A JP4222105 A JP 4222105A JP 22210592 A JP22210592 A JP 22210592A JP H0653217 A JPH0653217 A JP H0653217A
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Abstract
(57)【要約】
【目的】 電極構造形成のエッチングにおいて、下地と
の高選択比をとった、高異方性エッチングが可能で、段
差部での膜はがれもなく、容易に加工でき、工程も簡明
に、かつ自己整合でコンタクトを形成して、電極を形成
することができる電極形成方法、及びこれを用いた半導
体装置の製造方法を提供する。 【構成】 シリコン系材料層４，５と絶縁層６とを積層
して第１電極７ａを形成し、第１層間絶縁層10を形成
し、パッド電極11を形成し、第２層間絶縁層13を形成
し、コンタクトホール15を、前記第２層間絶縁層13、前
記パッド電極11、第１層間絶縁層10の順で各層をエッチ
ングすることにより形成し、次いでシリコン系材料によ
り第２電極７ｂを形成する電極構造形成方法、及び半導
体装置の製造方法。
の高選択比をとった、高異方性エッチングが可能で、段
差部での膜はがれもなく、容易に加工でき、工程も簡明
に、かつ自己整合でコンタクトを形成して、電極を形成
することができる電極形成方法、及びこれを用いた半導
体装置の製造方法を提供する。 【構成】 シリコン系材料層４，５と絶縁層６とを積層
して第１電極７ａを形成し、第１層間絶縁層10を形成
し、パッド電極11を形成し、第２層間絶縁層13を形成
し、コンタクトホール15を、前記第２層間絶縁層13、前
記パッド電極11、第１層間絶縁層10の順で各層をエッチ
ングすることにより形成し、次いでシリコン系材料によ
り第２電極７ｂを形成する電極構造形成方法、及び半導
体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、電極構造形成方法、及
び半導体装置の製造方法に関する。本発明は、自己整合
的にコンタクトを形成できる電極構造形成方法、及び半
導体装置の製造方法として利用することができる。
び半導体装置の製造方法に関する。本発明は、自己整合
的にコンタクトを形成できる電極構造形成方法、及び半
導体装置の製造方法として利用することができる。
【０００２】
【従来の技術】従来の電極構造、特に自己整合コンタク
トを用いた電極構造の形成方法として、図６に示すもの
がある。図６は、文献ＩＥＤＭ '９２の17．5 記載の16
ＭｂＳＲＡＭの断面模式図（Ｆｉｇ２）を示したもの
で、図示されていないが、ＧＮＤＷ−シリサイドのレイ
ヤーと、基板の接続に自己整合コンタクトを用いたもの
である。図中、Ｗ−ポリシリサイド電極７′はＳｉＯ2
／ＷＳｉｘ／ポリＳｉ（ｘ＝１〜３）の積層構造となっ
ており、上層のＳｉＯ2 でＧＮＤＷ−シリサイドからの
距離をＧＮＤ−Ｗ基板間シリサイドより大きくとること
で、ＧＮＤＷ−シリサイドと基板を接続する際、コンタ
クトホールをＷ−ポリサイドにオーバラップさせてもＧ
ＮＤＷ−シリサイドとＷ−ポリサイドがショートしない
ですむ。このような自己整合コンタクトは、現在広く一
般に用いられている。
トを用いた電極構造の形成方法として、図６に示すもの
がある。図６は、文献ＩＥＤＭ '９２の17．5 記載の16
ＭｂＳＲＡＭの断面模式図（Ｆｉｇ２）を示したもの
で、図示されていないが、ＧＮＤＷ−シリサイドのレイ
ヤーと、基板の接続に自己整合コンタクトを用いたもの
である。図中、Ｗ−ポリシリサイド電極７′はＳｉＯ2
／ＷＳｉｘ／ポリＳｉ（ｘ＝１〜３）の積層構造となっ
ており、上層のＳｉＯ2 でＧＮＤＷ−シリサイドからの
距離をＧＮＤ−Ｗ基板間シリサイドより大きくとること
で、ＧＮＤＷ−シリサイドと基板を接続する際、コンタ
クトホールをＷ−ポリサイドにオーバラップさせてもＧ
ＮＤＷ−シリサイドとＷ−ポリサイドがショートしない
ですむ。このような自己整合コンタクトは、現在広く一
般に用いられている。
【０００３】ところがここで、ショート対策で設けたＳ
ｉＯ2 のため、デバイスの平坦性は悪くなり、ＧＮＤＷ
−シリサイドを加工する際、段差のきつい箇所でエッチ
ング残りが生じ易くなる。
ｉＯ2 のため、デバイスの平坦性は悪くなり、ＧＮＤＷ
−シリサイドを加工する際、段差のきつい箇所でエッチ
ング残りが生じ易くなる。
【０００４】図５は従来技術を用いて作製したＳＲＡＭ
のビットコンタクト部（自己整合コンタクト）の断面模
式図であるが、図中ｘが大きく12で示す段差部がきつ
く、第２層ポリサイド加工時にエッチング残りが生じ易
い。これは第２層ポリサイドをエッチングすることは、
段差がきつい場合、難しいことを示す。ポリサイドのエ
ッチングが困難である点を、次に示す。
のビットコンタクト部（自己整合コンタクト）の断面模
式図であるが、図中ｘが大きく12で示す段差部がきつ
く、第２層ポリサイド加工時にエッチング残りが生じ易
い。これは第２層ポリサイドをエッチングすることは、
段差がきつい場合、難しいことを示す。ポリサイドのエ
ッチングが困難である点を、次に示す。
【０００５】下地ＳｉＯ2 ２とＷＳｉｘ５のエッチン
グ選択比が大きくとれないため、側壁に残渣として残っ
たＷＳixを除去するのに、オーバエッチングを十分行う
ことができない。
グ選択比が大きくとれないため、側壁に残渣として残っ
たＷＳixを除去するのに、オーバエッチングを十分行う
ことができない。
【０００６】側壁部の残渣ＷＳixを等方性エッチング
モードで除去するのが有効と思われるが、この場合、ポ
リＳｉとＷＳixでエッチングレートの差からポリＳｉが
先にエッチングされ、ＷＳixの膜はがれが生じる。よっ
て、ポリサイドの場合、等方性エッチングを行うことが
困難である。なお、図５中、後に説明する本発明の実施
例を示す図１と対応する符号は、対応する構成部分を示
す。
モードで除去するのが有効と思われるが、この場合、ポ
リＳｉとＷＳixでエッチングレートの差からポリＳｉが
先にエッチングされ、ＷＳixの膜はがれが生じる。よっ
て、ポリサイドの場合、等方性エッチングを行うことが
困難である。なお、図５中、後に説明する本発明の実施
例を示す図１と対応する符号は、対応する構成部分を示
す。
【０００７】
【発明の目的】本発明は上記問題点を解決して、電極構
造形成のエッチングにおいて、下地との高選択比をとっ
た、高異方性エッチングが可能で段差部での膜はがれも
なく、容易に加工でき、工程も簡明に自己整合でコンタ
クトを形成して、電極を形成することができる電極形成
方法、及びこれを用いた半導体装置の製造方法を提供す
ることを目的とする。
造形成のエッチングにおいて、下地との高選択比をとっ
た、高異方性エッチングが可能で段差部での膜はがれも
なく、容易に加工でき、工程も簡明に自己整合でコンタ
クトを形成して、電極を形成することができる電極形成
方法、及びこれを用いた半導体装置の製造方法を提供す
ることを目的とする。
【０００８】
【問題点を解決するための手段】本出願の請求項１の発
明は、シリコン系材料層と絶縁層とを積層して第１電極
を形成し、第１層間絶縁層を形成し、パッド電極を形成
し、第２層間絶縁層を形成し、コンタクトホールを、前
記第２層間絶縁層、前記パッド電極、第１層間絶縁層の
順で各層をエッチングすることにより形成し、次いでシ
リコン系材料により第２電極を形成することを特徴とす
る電極構造形成方法であって、これにより上記目的を達
成するものである。
明は、シリコン系材料層と絶縁層とを積層して第１電極
を形成し、第１層間絶縁層を形成し、パッド電極を形成
し、第２層間絶縁層を形成し、コンタクトホールを、前
記第２層間絶縁層、前記パッド電極、第１層間絶縁層の
順で各層をエッチングすることにより形成し、次いでシ
リコン系材料により第２電極を形成することを特徴とす
る電極構造形成方法であって、これにより上記目的を達
成するものである。
【０００９】本出願の請求項２の発明は、第１電極を構
成するシリコン系材料層が、ポリシリコン系材料である
請求項１に記載の電極構造形成方法であって、これによ
り上記目的を達成するものである。
成するシリコン系材料層が、ポリシリコン系材料である
請求項１に記載の電極構造形成方法であって、これによ
り上記目的を達成するものである。
【００１０】本出願の請求項３の発明は、第２電極が、
シリサイドにより形成される請求項１または２に記載の
電極構造形成方法であって、これにより上記目的を達成
するものである。
シリサイドにより形成される請求項１または２に記載の
電極構造形成方法であって、これにより上記目的を達成
するものである。
【００１１】本出願の請求項４の発明は、第２電極が、
シリサイド／ポリシリコン積層構造により形成される請
求項１または２に記載の電極構造形成方法であって、こ
れにより上記目的を達成するものである。
シリサイド／ポリシリコン積層構造により形成される請
求項１または２に記載の電極構造形成方法であって、こ
れにより上記目的を達成するものである。
【００１２】本出願の請求項５の発明は、第２電極を構
成するシリサイド、またはシリサイド／ポリシリコン積
層構造のシリサイドが、ＷＳｉｘ、ＭｏＳｉｘ、ＴａＳ
ｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ（但しｘは
１〜３）からなる群から任意に選ばれたものである請求
項３または４に記載の電極構造形成方法であって、これ
により上記目的を達成するものである。
成するシリサイド、またはシリサイド／ポリシリコン積
層構造のシリサイドが、ＷＳｉｘ、ＭｏＳｉｘ、ＴａＳ
ｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ（但しｘは
１〜３）からなる群から任意に選ばれたものである請求
項３または４に記載の電極構造形成方法であって、これ
により上記目的を達成するものである。
【００１３】本出願の請求項６の発明は、シリコン系電
極を備えた半導体装置の製造方法において、シリコン系
材料層と絶縁層とを積層して第１電極を形成し、第１層
間絶縁層を形成し、パッド電極を形成し、第２層間絶縁
層を形成し、コンタクトホールを、前記第２層間絶縁
層、前記パッド電極、第１層間絶縁層の順で各層をエッ
チングすることにより形成し、次いでシリコン系材料に
より第２電極を形成する工程を備えることを特徴とする
半導体装置の製造方法であって、これにより上記目的を
達成するものである。
極を備えた半導体装置の製造方法において、シリコン系
材料層と絶縁層とを積層して第１電極を形成し、第１層
間絶縁層を形成し、パッド電極を形成し、第２層間絶縁
層を形成し、コンタクトホールを、前記第２層間絶縁
層、前記パッド電極、第１層間絶縁層の順で各層をエッ
チングすることにより形成し、次いでシリコン系材料に
より第２電極を形成する工程を備えることを特徴とする
半導体装置の製造方法であって、これにより上記目的を
達成するものである。
【００１４】
【作用】本発明によれば、段差のきつい状態で、シリコ
ン系材料層のみをエッチングするので、下地層に対して
高選択比、高異方性エッチングが可能である。従って、
段差部で残渣が生じず、また単層エッチングにできるの
で、エッチングによる膜はがれもない。シリコン系材料
層の加工後の絶縁層堆積工程で平坦化を入れることによ
り、その上のポリサイドの加工は格段に容易になる。ま
た、ポリサイド層とのコンタクト形成で、シリコン系材
料層まで開口し、続いてシリコン系材料を除去し、更に
絶縁層をエッチングすることで、シリコン系材料層と下
層とのコンタクト工程を省略することができ、工程を簡
略化できる。
ン系材料層のみをエッチングするので、下地層に対して
高選択比、高異方性エッチングが可能である。従って、
段差部で残渣が生じず、また単層エッチングにできるの
で、エッチングによる膜はがれもない。シリコン系材料
層の加工後の絶縁層堆積工程で平坦化を入れることによ
り、その上のポリサイドの加工は格段に容易になる。ま
た、ポリサイド層とのコンタクト形成で、シリコン系材
料層まで開口し、続いてシリコン系材料を除去し、更に
絶縁層をエッチングすることで、シリコン系材料層と下
層とのコンタクト工程を省略することができ、工程を簡
略化できる。
【００１５】
【実施例】以下、実施例について図面を参照して説明す
る。但し当然のことではあるが、本発明は実施例により
限定されるものではない。
る。但し当然のことではあるが、本発明は実施例により
限定されるものではない。
【００１６】実施例１ 図１は、ＳＲＡＭのビットコンタクト部に本発明の製造
方法を適用した一実施例である。
方法を適用した一実施例である。
【００１７】ビットコンタクトは、ゲートポリサイド
（ＷＳｉｘ／ポリＳｉ）にオーバラップする形で形成さ
れており、コンタクトホール形成過程においてステッパ
ーの合わせ精度を考慮しなくてよいことから自己整合コ
ンタクトとなる。
（ＷＳｉｘ／ポリＳｉ）にオーバラップする形で形成さ
れており、コンタクトホール形成過程においてステッパ
ーの合わせ精度を考慮しなくてよいことから自己整合コ
ンタクトとなる。
【００１８】図１中、１はシリコン基板のＰウェル、２
はフィールド酸化膜（ＳｉＯ2 ）であるＬＯＣＯＳ領
域、４はｎ+ ポリＳｉ、５はシリサイド（ＷＳｉｘ）、
６はＳｉＯ2 、７ａは第１電極であるゲート電極、８は
サイドウォールＳｉＯ2 、10は第１層間絶縁膜（ＳｉＯ
2 ）、11はポリＳｉパッド、13は平坦化膜（オゾンＴＥ
ＯＳ−ＳｉＯ2 ）、15はビットコンタクト用コンタクト
ホール、16はポリＳｉ、17はシリサイド（ＷＳｉｘ）で
ある。
はフィールド酸化膜（ＳｉＯ2 ）であるＬＯＣＯＳ領
域、４はｎ+ ポリＳｉ、５はシリサイド（ＷＳｉｘ）、
６はＳｉＯ2 、７ａは第１電極であるゲート電極、８は
サイドウォールＳｉＯ2 、10は第１層間絶縁膜（ＳｉＯ
2 ）、11はポリＳｉパッド、13は平坦化膜（オゾンＴＥ
ＯＳ−ＳｉＯ2 ）、15はビットコンタクト用コンタクト
ホール、16はポリＳｉ、17はシリサイド（ＷＳｉｘ）で
ある。
【００１９】次に、この構造の製造方法を説明する。ま
ず、従来と全く同様の方法により、Ｐウェル、Ｎウェル
を形成し、チャネルストップイオン注入を行い、ＬＯＣ
ＯＳによるフィールド酸化膜２を形成し（３００ｎ
ｍ）、ゲート酸化してゲート酸化膜３を形成し（10ｎ
ｍ）、Ｖthアジャストイオン注入、ｎ+ ポリＳｉ４（４
０ｎｍ）、ＷＳｉｘ５（７０ｎｍ）、ＳｉＯ2 ６（１５
０ｎｍ）を順次堆積する。ホトリソグラフィ工程により
所定の形状にゲート電極パターンに加工し、図２のよう
な形状を得る。符号７ａにて、第１電極であるゲート電
極を示す。
ず、従来と全く同様の方法により、Ｐウェル、Ｎウェル
を形成し、チャネルストップイオン注入を行い、ＬＯＣ
ＯＳによるフィールド酸化膜２を形成し（３００ｎ
ｍ）、ゲート酸化してゲート酸化膜３を形成し（10ｎ
ｍ）、Ｖthアジャストイオン注入、ｎ+ ポリＳｉ４（４
０ｎｍ）、ＷＳｉｘ５（７０ｎｍ）、ＳｉＯ2 ６（１５
０ｎｍ）を順次堆積する。ホトリソグラフィ工程により
所定の形状にゲート電極パターンに加工し、図２のよう
な形状を得る。符号７ａにて、第１電極であるゲート電
極を示す。
【００２０】以降図の説明において、ビットコンタクト
に関係するｎＭＯＳ形成のみ説明し、ｐＭＯＳ形成の説
明は省略する。図３を参照する。
に関係するｎＭＯＳ形成のみ説明し、ｐＭＯＳ形成の説
明は省略する。図３を参照する。
【００２１】ＬＤＤ構造のｎＭＯＳを形成するため、リ
ンを中ドーズ量でイオン注入し、ｎ- 層とし、常圧ＣＶ
ＤでＳｉＯ2 を１５０ｎｍ堆積し、エッチバックするこ
とでＳｉＯ2 のサイドウォール８を形成し、Ａｓを高ド
ーズ量でイオン注入し、ｎ+層９とし、ドライブインを
行う。符号12で段差を示す。次に、層間ＳｉＯ2 10を５
０ｎｍを堆積し、ポリＳｉパッド形成用ポリＳｉ11を６
０ｎｍ堆積する。ホトリソグラフィにより所定形状にパ
ターニングし、ポリＳｉパッド電極を形成する。ポリＳ
ｉパッド加工に用いるドライエッチングは、下地ＳｉＯ
2 に対して十分選択比がとれ、エッチング交換差のない
条件を用いる。現在すでにこのような条件は確立し、広
く一般に用いられている。従って、段差のきついゲート
端部でのポリＳｉエッチング残りはなく、この点、従来
のポリサイドを用いていた場合より改善される（図３参
照）。
ンを中ドーズ量でイオン注入し、ｎ- 層とし、常圧ＣＶ
ＤでＳｉＯ2 を１５０ｎｍ堆積し、エッチバックするこ
とでＳｉＯ2 のサイドウォール８を形成し、Ａｓを高ド
ーズ量でイオン注入し、ｎ+層９とし、ドライブインを
行う。符号12で段差を示す。次に、層間ＳｉＯ2 10を５
０ｎｍを堆積し、ポリＳｉパッド形成用ポリＳｉ11を６
０ｎｍ堆積する。ホトリソグラフィにより所定形状にパ
ターニングし、ポリＳｉパッド電極を形成する。ポリＳ
ｉパッド加工に用いるドライエッチングは、下地ＳｉＯ
2 に対して十分選択比がとれ、エッチング交換差のない
条件を用いる。現在すでにこのような条件は確立し、広
く一般に用いられている。従って、段差のきついゲート
端部でのポリＳｉエッチング残りはなく、この点、従来
のポリサイドを用いていた場合より改善される（図３参
照）。
【００２２】次に、オゾンＴＥＯＳを５００ｎｍ堆積
し、エッチバックすることにより、平坦化を行う。平坦
化膜を13で示す。レジスト14を形成し、ホトリソグラフ
ィによりビットコンタクトホールのパターニングを行う
（図４）。
し、エッチバックすることにより、平坦化を行う。平坦
化膜を13で示す。レジスト14を形成し、ホトリソグラフ
ィによりビットコンタクトホールのパターニングを行う
（図４）。
【００２３】次にホトレジスト14をマスクに平坦化第２
層間絶縁膜13をなすオゾンＴＥＯＳ−ＳｉＯ2 をエッチ
ングする。このときポリＳｉパッド11がストッパーにな
る。オゾンＴＥＯＳ−ＳｉＯ2 のビットコンタクト中心
部を完全に除去するため、コンタクト周辺部のオゾンＴ
ＥＯＳ−ＳｉＯ2 が薄い箇所の下層のポリＳｉパッド11
が早く露出し、プラズマにさらされるが、ＳｉＯ2 とポ
リＳｉのエッチング選択比を十分大きくとれるので、ポ
リＳｉパッド11が完全なストッパーとして働く。次に、
引き続きポリＳｉパッド11をエッチング除去する。ここ
で、ＳｉＯ2 層間膜10が今度はポリＳｉエッチング時の
完全なストッパーとして働く。次に、引き続き、ＳｉＯ
2 層間膜10をエッチングする。このエッチングは、ウェ
ーハ面内のＳｉＯ2 分布、エッチングレートを補償する
程度で、最小限のエッチングを行う。
層間絶縁膜13をなすオゾンＴＥＯＳ−ＳｉＯ2 をエッチ
ングする。このときポリＳｉパッド11がストッパーにな
る。オゾンＴＥＯＳ−ＳｉＯ2 のビットコンタクト中心
部を完全に除去するため、コンタクト周辺部のオゾンＴ
ＥＯＳ−ＳｉＯ2 が薄い箇所の下層のポリＳｉパッド11
が早く露出し、プラズマにさらされるが、ＳｉＯ2 とポ
リＳｉのエッチング選択比を十分大きくとれるので、ポ
リＳｉパッド11が完全なストッパーとして働く。次に、
引き続きポリＳｉパッド11をエッチング除去する。ここ
で、ＳｉＯ2 層間膜10が今度はポリＳｉエッチング時の
完全なストッパーとして働く。次に、引き続き、ＳｉＯ
2 層間膜10をエッチングする。このエッチングは、ウェ
ーハ面内のＳｉＯ2 分布、エッチングレートを補償する
程度で、最小限のエッチングを行う。
【００２４】図１に示すように、このときのオーバーエ
ッチングにより、ゲート上ＳｉＯ2が多少削られる。ゲ
ート上ＳｉＯ2 はここでのオーバーエッチングによる削
れを考慮し、膜厚設定する。ここでビットコンタクトが
ゲートにオーバラップする形で、自己整合的にコンタク
トを形成できる。
ッチングにより、ゲート上ＳｉＯ2が多少削られる。ゲ
ート上ＳｉＯ2 はここでのオーバーエッチングによる削
れを考慮し、膜厚設定する。ここでビットコンタクトが
ゲートにオーバラップする形で、自己整合的にコンタク
トを形成できる。
【００２５】次にｎ+ ポリＳｉ16（５０ｎｍ）、ＷＳｉ
ｘ17（１００ｎｍ）を堆積し、ホトリソグラフィにより
所定形状にパターニングし、ドライエッチングで加工す
る。
ｘ17（１００ｎｍ）を堆積し、ホトリソグラフィにより
所定形状にパターニングし、ドライエッチングで加工す
る。
【００２６】ここでＷポリサイドは、平坦化された後に
堆積しているので、段差のきついところがなく、異方性
ＲＩＥのみでパターン形成できる。そのため等方エッチ
ングによるｎ+ ポリＳｉのサイドエッチングがなく、こ
のことによるＷＳｉｘのはがれもない。ここで、ＷＳｉ
ｘ17を含む異方性ＲＩＥで削る場合、下地ＳｉＯ2 に対
して選択比を大きくとることが難しくなるが、平坦化オ
ゾンＴＥＯＳの膜厚を調整することで、平坦性を全く損
なわずに処理することが可能である。これは例えば、オ
ゾンＴＥＯＳ５０ｎｍ堆積、４０ｎｍエッチバックする
ところを３０ｎｍエッチバックし、残し膜厚を厚くすれ
ばよい。
堆積しているので、段差のきついところがなく、異方性
ＲＩＥのみでパターン形成できる。そのため等方エッチ
ングによるｎ+ ポリＳｉのサイドエッチングがなく、こ
のことによるＷＳｉｘのはがれもない。ここで、ＷＳｉ
ｘ17を含む異方性ＲＩＥで削る場合、下地ＳｉＯ2 に対
して選択比を大きくとることが難しくなるが、平坦化オ
ゾンＴＥＯＳの膜厚を調整することで、平坦性を全く損
なわずに処理することが可能である。これは例えば、オ
ゾンＴＥＯＳ５０ｎｍ堆積、４０ｎｍエッチバックする
ところを３０ｎｍエッチバックし、残し膜厚を厚くすれ
ばよい。
【００２７】本実施例によれば、段差のきつい状態では
ポリＳｉ（ポリＳｉパッド）のみをエッチングするの
で、下地ＳｉＯ2 （ＳｉＮも同様）に対して高選択比、
高異方性エッチングが可能である。従って、段差部でポ
リＳｉエッチング残渣が生じないし、また、ポリＳｉ単
層をエッチングするので、エッチングによる膜はがれも
ない。
ポリＳｉ（ポリＳｉパッド）のみをエッチングするの
で、下地ＳｉＯ2 （ＳｉＮも同様）に対して高選択比、
高異方性エッチングが可能である。従って、段差部でポ
リＳｉエッチング残渣が生じないし、また、ポリＳｉ単
層をエッチングするので、エッチングによる膜はがれも
ない。
【００２８】また、ポリＳｉ加工後の絶縁層堆積工程で
平坦化を入れることにより、その上のポリサイドの加工
は格段に容易になる。平坦化層の膜厚を厚めにすれば、
ＷＳｉｘと絶縁層のエッチング選択比が小さくても全く
問題なくポリサイド層の加工ができる。
平坦化を入れることにより、その上のポリサイドの加工
は格段に容易になる。平坦化層の膜厚を厚めにすれば、
ＷＳｉｘと絶縁層のエッチング選択比が小さくても全く
問題なくポリサイド層の加工ができる。
【００２９】更に、ポリサイド層は、ポリＳｉより下の
層と接続するが、このコンタクトホール形成で、ポリＳ
ｉまで開口し、続いてポリＳｉを除去し、更に絶縁層を
エッチングすることで、ポリＳｉパッドと下層とのコン
タクト工程を省略することができる。
層と接続するが、このコンタクトホール形成で、ポリＳ
ｉまで開口し、続いてポリＳｉを除去し、更に絶縁層を
エッチングすることで、ポリＳｉパッドと下層とのコン
タクト工程を省略することができる。
【００３０】ポリＳｉパッドとその下の下層導電層と
は、ポリＳｉパッド形成時の時点で接続されない点を除
いては、従来のポリサイドと下層導電層との関係と同様
の状態、即ち図５でコンタクトホールがない状態であ
る。コンタクトは平坦化後に、連続的に絶縁層、ポリＳ
ｉパッド、絶縁層とエッチング除去することで形成で
き、よって本プロセスも自己整合コンタクトとなる。こ
の場合、ポリＳｉパッドが平坦化絶縁層のエッチング時
にエッチングストッパーとして働き、ポリＳｉパッドエ
ッチング時はその下層の絶縁層がエッチングがストッパ
ーとして働いている。
は、ポリＳｉパッド形成時の時点で接続されない点を除
いては、従来のポリサイドと下層導電層との関係と同様
の状態、即ち図５でコンタクトホールがない状態であ
る。コンタクトは平坦化後に、連続的に絶縁層、ポリＳ
ｉパッド、絶縁層とエッチング除去することで形成で
き、よって本プロセスも自己整合コンタクトとなる。こ
の場合、ポリＳｉパッドが平坦化絶縁層のエッチング時
にエッチングストッパーとして働き、ポリＳｉパッドエ
ッチング時はその下層の絶縁層がエッチングがストッパ
ーとして働いている。
【００３１】
【発明の効果】本発明によれば、電極構造形成のエッチ
ングにおいて、下地との高選択比をとった、高異性エッ
チングが可能で、段差部での膜はがれもなく、容易に加
工で、工程も簡明に、自己整合コンタクトを形成して、
電極を形成することができる電極形成方法、及びこれを
用いた半導体装置の製造方法を提供することができる。
ングにおいて、下地との高選択比をとった、高異性エッ
チングが可能で、段差部での膜はがれもなく、容易に加
工で、工程も簡明に、自己整合コンタクトを形成して、
電極を形成することができる電極形成方法、及びこれを
用いた半導体装置の製造方法を提供することができる。
【図１】実施例１で得られた電極構造を示す図である。
【図２】実施例１の工程を示す（１）。
【図３】実施例１の工程を示す（２）。
【図４】実施例１の工程を示す（３）。
【図５】従来技術を示す。
【図６】従来技術を示す。
４，５ シリコン系材料層 ６ 絶縁層（ＳｉＯ2 ） ７ａ 第１電極 ７ｂ 第２電極 10 第１層間絶縁膜 11 パッド 13 第２層間絶縁膜 15 コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/11 8728−4Ｍ Ｈ０１Ｌ 27/10 ３８１
Claims (6)
- 【請求項１】シリコン系材料層と絶縁層とを積層して第
１電極を形成し、 第１層間絶縁層を形成し、 パッド電極を形成し、 第２層間絶縁層を形成し、 コンタクトホールを、前記第２層間絶縁層、前記パッド
電極、第１層間絶縁層の順で各層をエッチングすること
により形成し、 次いでシリコン系材料により第２電極を形成することを
特徴とする電極構造形成方法。 - 【請求項２】第１電極を構成するシリコン系材料層が、
ポリシリコン系材料である請求項１に記載の電極構造形
成方法。 - 【請求項３】第２電極が、シリサイドにより形成される
請求項１または２に記載の電極構造形成方法。 - 【請求項４】第２電極が、シリサイド／ポリシリコン積
層構造により形成される請求項１または２に記載の電極
構造形成方法。 - 【請求項５】第２電極を構成するシリサイド、またはシ
リサイド／ポリシリコン積層構造のシリサイドが、ＷＳ
ｉｘ、ＭｏＳｉｘ、ＴａＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉ
ｘ、ＮｉＳｉｘ（但しｘは１〜３）からなる群から任意
に選ばれたものである請求項３または４に記載の電極構
造形成方法。 - 【請求項６】シリコン系電極を備えた半導体装置の製造
方法において、シリコン系材料層と絶縁層とを積層して
第１電極を形成し、 第１層間絶縁層を形成し、 パッド電極を形成し、 第２層間絶縁層を形成し、 コンタクトホールを、前記第２層間絶縁層、前記パッド
電極、第１層間絶縁層の順で各層をエッチングすること
により形成し、 次いでシリコン系材料により第２電極を形成する工程を
備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222105A JPH0653217A (ja) | 1992-07-29 | 1992-07-29 | 電極構造形成方法、及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222105A JPH0653217A (ja) | 1992-07-29 | 1992-07-29 | 電極構造形成方法、及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653217A true JPH0653217A (ja) | 1994-02-25 |
Family
ID=16777224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222105A Pending JPH0653217A (ja) | 1992-07-29 | 1992-07-29 | 電極構造形成方法、及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697388A (ja) * | 1992-07-03 | 1994-04-08 | Hyundai Electron Ind Co Ltd | 半導体接続装置の形成方法 |
-
1992
- 1992-07-29 JP JP4222105A patent/JPH0653217A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697388A (ja) * | 1992-07-03 | 1994-04-08 | Hyundai Electron Ind Co Ltd | 半導体接続装置の形成方法 |
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