JPH0321095Y2 - - Google Patents
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- JPH0321095Y2 JPH0321095Y2 JP1984021574U JP2157484U JPH0321095Y2 JP H0321095 Y2 JPH0321095 Y2 JP H0321095Y2 JP 1984021574 U JP1984021574 U JP 1984021574U JP 2157484 U JP2157484 U JP 2157484U JP H0321095 Y2 JPH0321095 Y2 JP H0321095Y2
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- channel
- circuit
- memory
- signals
- transmission
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、音声多重PCM伝送路上の信号を各
チヤネルに分配し、各チヤネルの送信信号をそれ
ぞれ音声多重PCM伝送路上の割当られたタイム
スロツトに送出するための変換回路に関し、特に
少数チヤネルの信号を音声多重PCM伝送路に挿
入および分岐する場合のチヤネル回路の配列やチ
ヤネル同期信号の発生を簡易化することができる
ようにした変換回路に関する。[Detailed description of the invention] [Industrial application field] This invention distributes the signal on the audio multiplex PCM transmission path to each channel, and transmits the transmission signal of each channel to the assigned time slot on the audio multiplex PCM transmission path. The present invention relates to a conversion circuit for transmitting signals to an audio channel, and in particular to a conversion circuit that can simplify the arrangement of channel circuits and the generation of channel synchronization signals when inserting and branching signals of a small number of channels into an audio multiplexed PCM transmission line. .
第１図に示すように、Ｎチヤネル分のチヤネル
タイムスロツトを有する音声多重PCM伝送路Ｌ
に親局Ａおよび複数の子局Ｂ，Ｃ，Ｄが接続され
ていて、各子局には、それぞれn1，n2，n3チヤネ
ル（n1＋n2＋n3≦Ｎ）が割当てられ、各チヤネル
の信号は、それぞれ音声多重PCM伝送路上の割
当てられたタイムスロツトによつて伝送されるよ
うな方式では、各子局における音声多重PCM伝
送路と各チヤネル間の変換回路は従来以下に説明
する様に構成されている。
As shown in Fig. 1, an audio multiplex PCM transmission line L having channel time slots for N channels is used.
A master station A and a plurality of slave stations B, C, and D are connected to the base station, and each slave station is assigned n 1 , n 2 , and n 3 channels (n 1 +n 2 +n 3 ≦N), respectively. In a system in which the signals of each channel are transmitted through allocated time slots on the audio multiplex PCM transmission path, the conversion circuit between the audio multiplex PCM transmission path and each channel in each slave station is conventionally explained below. It is configured to do so.
第２図は従来の変換回路の一例を示すブロツク
図である。すなわち、タイミング信号発生回路３
は、音声多重PCM伝送路Ｌ上に伝送される多重
信号から例えばフレーム同期信号を抽出してタイ
ミング信号を発生してチヤネル同期パルス発生回
路２に供給し、チヤネル同期パルス発生回路２は
これによつて１チヤネルタイムスロツトずつシフ
トしたＮ個のチヤネル同期パルスを作成してチヤ
ネルコーデイツク１に供給する。チヤネルコーデ
イツク１は、Ｎ個のチヤネル回路分のスペースを
用意しており、所要のチヤネルに対しては、チヤ
ネル回路を実装している。そして各チヤネル回路
は、チヤネル同期パルス発生回路２から供給され
るチヤネル同期信号によつて音声多重PCM伝送
路Ｌ上の所要タイムスロツトの信号を音声信号に
復調し、また送信音声をコード化して所定のタイ
ムスロツトに送出する。 FIG. 2 is a block diagram showing an example of a conventional conversion circuit. That is, the timing signal generation circuit 3
extracts, for example, a frame synchronization signal from the multiplexed signal transmitted on the audio multiplex PCM transmission line L, generates a timing signal, and supplies it to the channel synchronization pulse generation circuit 2, which in turn generates a timing signal. Then, N channel synchronization pulses shifted by one channel time slot are generated and supplied to the channel codec 1. The channel codec 1 has space for N channel circuits, and the channel circuits are mounted for the required channels. Each channel circuit demodulates the signal of the required time slot on the audio multiplexing PCM transmission line L into an audio signal using the channel synchronizing signal supplied from the channel synchronizing pulse generating circuit 2, and also encodes the transmitted audio to a predetermined value. time slot.
この方式は、チヤネル同期パルス発生回路２の
構成が簡単であり、また、各子局におけるチヤネ
ル割当ての増設や変更は、チヤネル回路を増設し
たり、実装位置を変更することで対応することが
できる。しかし、使用しないチヤネルに対してま
でもチヤネル回路のスペースを用意しておく必要
があるという欠点がある。 In this method, the configuration of the channel synchronization pulse generation circuit 2 is simple, and the addition or change of channel assignment in each slave station can be handled by adding more channel circuits or changing the mounting position. . However, there is a drawback in that it is necessary to reserve space for channel circuits even for channels that are not used.
第３図に示すように、必要なチヤネル数に対応
するチヤネル回路をつめて実装し、それぞれのコ
ード変換およびデコードに必要なチヤネル同期信
号は、それぞれに対応して設けられた個別チヤネ
ル同期パルス発生回路１２から供給するようにし
た方式も公知である。各個別チヤネル同期パルス
発生回路１２はタイミング信号発生回路３から供
給されるタイミング信号によつてそれぞれ必要な
チヤネル同期信号を作成する。どのチヤネルに使
用するかは、例えば内部端子の接続変更によつて
可変することができる。この方式では、割当てチ
ヤネルの変更は、個別チヤネル同期パルス発生回
路１２の内部端子接続の変更等によつて行うこと
ができ、チヤネルの増設は、単に空スペースにチ
ヤネル回路を実装し、これに対応して個別チヤネ
ル同期パルス発生回路１２を増設すれば可能であ
る。 As shown in Figure 3, channel circuits corresponding to the required number of channels are packed together and implemented, and the channel synchronization signals necessary for each code conversion and decoding are generated by individual channel synchronization pulses provided correspondingly. A system in which the power is supplied from the circuit 12 is also known. Each individual channel synchronization pulse generation circuit 12 generates a respective necessary channel synchronization signal based on the timing signal supplied from the timing signal generation circuit 3. Which channel is used can be changed, for example, by changing the connection of internal terminals. In this method, the assigned channels can be changed by changing the internal terminal connections of the individual channel synchronization pulse generation circuit 12, and channels can be added by simply mounting a channel circuit in an empty space. This is possible by adding an individual channel synchronization pulse generation circuit 12.
しかし、個別チヤネル同期パルス発生回路１２
の回路構成が複雑であり、その上、必要なチヤネ
ル数だけの個別チヤネル同期パルス発生回路を用
意しなければならないという欠点がある。
However, individual channel synchronization pulse generation circuit 12
The disadvantage is that the circuit configuration is complicated, and in addition, individual channel synchronization pulse generation circuits must be prepared for the required number of channels.
本考案の目的は、上述の従来の欠点を解決し、
少ないスペースに必要なだけのチヤネル回路を実
装し、しかも１つのチヤネル同期パルス発生回路
によつて各チヤネル回路の動作に必要なチヤネル
同期信号を供給するようにした変換回路を提供す
ることにある。 The purpose of the present invention is to solve the above-mentioned conventional drawbacks,
To provide a conversion circuit which mounts as many channel circuits as necessary in a small space and supplies a channel synchronization signal necessary for the operation of each channel circuit with one channel synchronization pulse generation circuit.
本考案の変換回路は、音声多重PCM伝送路上
の任意の複数チヤネルタイムスロツトの信号を書
込むことができる受信用メモリと、複数チヤネル
の送信信号を書込む送信用メモリと、前記受信用
メモリおよび前記送信用メモリの書込みおよび読
出しを制御する制御回路と、各チヤネル回路にタ
イミング信号がシフトされたチヤネル同期パルス
を供給するチヤネル同期パルス発生回路とを備
え、前記制御回路は、前記音声多重PCM伝送路
上から所要の受信チヤネルの信号を前記受信用メ
モリに書込んだ後、順次連続的に読出して各チヤ
ネルに分配出力させ、各チヤネルの送信信号は、
一旦前記送信用メモリに順次連続的に書込んだ後
にそれぞれ前記音声多重PCM伝送路上の割当て
られたチヤネルタイムスロツトに送出させる制御
手段を備えたことを特徴とする。
The conversion circuit of the present invention includes a reception memory into which signals of arbitrary multiple channel time slots on an audio multiplexed PCM transmission path can be written, a transmission memory into which transmission signals of multiple channels can be written, the reception memory and The control circuit includes a control circuit that controls writing and reading of the transmission memory, and a channel synchronization pulse generation circuit that supplies channel synchronization pulses with shifted timing signals to each channel circuit, and the control circuit is configured to control the audio multiplex PCM transmission. After writing the signals of the required reception channels from the road into the reception memory, they are sequentially and continuously read out and distributed and output to each channel, and the transmission signals of each channel are
The present invention is characterized by comprising a control means for causing the data to be sequentially and continuously written in the transmission memory and then transmitted to an assigned channel time slot on the audio multiplex PCM transmission path.
次に、本考案について、図面を参照して詳細に
説明する。
Next, the present invention will be explained in detail with reference to the drawings.
第４図は、本考案の一実施例を示すブロツク図
である。 FIG. 4 is a block diagram showing one embodiment of the present invention.
すなわち、受信用メモリ５は、制御回路４の制
御によつて音声多重PCM伝送路Ｌ上の任意のチ
ヤネルタイムスロツト、例えばチヤネル１，３，
４，…の信号を順に連続したアドレスに書込み、
また書込まれた信号は制御回路４の制御によつて
連続したアドレスから順次引続いて読出される。
読出された信号は、チヤネル同期パルス発生回路
２から各チヤネル回路に供給されているシフトさ
れたチヤネル同期パルスにより、各チヤネル回路
n1〜n4に分離して取込まれ、音声信号に復調され
る。 That is, under the control of the control circuit 4, the receiving memory 5 is configured to select any channel time slot on the audio multiplex PCM transmission path L, for example, channels 1, 3, etc.
4. Write the signals of... to consecutive addresses in order,
Further, the written signals are sequentially read out from consecutive addresses under the control of the control circuit 4.
The read signal is transmitted to each channel circuit by a shifted channel synchronization pulse supplied from the channel synchronization pulse generation circuit 2 to each channel circuit.
The signals are separated into n 1 to n 4 and demodulated into audio signals.
各チヤネルの送信音声は、それぞれ各チヤネル
回路でコード化され、チヤネル同期パルス発生回
路２から供給されるチヤネル同期信号によつて送
信用メモリ６の連続したアドレスに順番に書込ま
れる。該送信用メモリ６に書込まれた各チヤネル
のデータは、制御回路４の制御によつて音声多重
PCM伝送路Ｌ上の割当てられたチヤネルタイム
スロツトにそれぞれ送出される。 The transmitted audio of each channel is coded in each channel circuit, and sequentially written to consecutive addresses in the transmission memory 6 by a channel synchronization signal supplied from the channel synchronization pulse generation circuit 2. The data of each channel written in the transmission memory 6 is audio multiplexed under the control of the control circuit 4.
Each signal is sent to the assigned channel time slot on the PCM transmission line L.
従つて、音声多重PCM伝送路上に割当てるチ
ヤネルタイムスロツトは、１つの子局に対して連
続している必要はなく離散的に割当てることがで
きる。また、音声多重PCM伝送路上の任意の空
チヤネルタイムスロツトを任意の子局に対して割
当てることができ、容易に各子局のチヤネル増設
をすることが可能である。ある子局のチヤネル回
路n1〜n4は順につめて少ないスペースに実装する
ことができる。各チヤネル回路n1〜n4と受信用メ
モリ５または送信用メモリ６とのデータ授受は、
チヤネル同期パルス発生回路２の出力するシフト
されたチヤネル同期信号によつて連続して順番に
行う。チヤネル同期パルス発生回路２の構成は簡
単であり、１つのチヤネル同期パルス発生回路２
によつて各チヤネル回路にシフトされたチヤネル
同期信号を供給することができる。従つて、少な
いチヤネル数が割当てられた子局は、必要とする
チヤネル容量分の実装スペースを用意すればよい
だけでなく、個別チヤネル同期パルス発生回路の
ような複雑な回路を多数用意する必要がないとい
う効果がある。 Therefore, the channel time slots assigned to the audio multiplex PCM transmission path do not need to be consecutive to one slave station, but can be assigned discretely. Furthermore, any empty channel time slot on the audio multiplexed PCM transmission path can be assigned to any slave station, making it easy to add channels to each slave station. The channel circuits n 1 to n 4 of a certain slave station can be sequentially packed and mounted in a small space. Data transfer between each channel circuit n1 to n4 and the reception memory 5 or transmission memory 6 is as follows:
This is carried out sequentially and sequentially using the shifted channel synchronization signal output from the channel synchronization pulse generation circuit 2. The configuration of the channel synchronization pulse generation circuit 2 is simple, and one channel synchronization pulse generation circuit 2
can provide a shifted channel synchronization signal to each channel circuit. Therefore, for a slave station to which a small number of channels are assigned, it is not only necessary to prepare mounting space for the required channel capacity, but also to prepare a large number of complex circuits such as individual channel synchronization pulse generation circuits. There is an effect that there is no.
以上のように本考案においては、各子局に送信
用メモリと受信用メモリと、これらの書込み読出
しを制御するための制御回路と、チヤネル同期パ
ルス発生回路とを備え、各子局においては、チヤ
ネル同期パルス発生回路の出力によつて各チヤネ
ル回路から順番に送出されたデータを一旦送信用
メモリの連続したアドレスに書込んだ後に、それ
ぞれ音声多重PCM伝送路上の割当てられたチヤ
ネルタイムスロツトに送出し、音声多重PCM伝
送路上の任意のタイムスロツトのデータは一旦受
信用メモリに書込まれた後に、そのメモリの連続
した番地から順番に連続して読み出したデータを
各チヤネル回路で音声信号に復調するように構成
したから、割当てられたチヤネル数のチヤネル回
路を少ない実装スペースに実装することが可能と
なり、しかも複雑な個別チヤネル同期パルス発生
回路を多数個用いることなく、１つのチヤネル同
期パルス発生回路によつてシフトされたチヤネル
同期信号を供給することができる効果がある。
As described above, in the present invention, each slave station is equipped with a transmitting memory, a receiving memory, a control circuit for controlling writing/reading thereof, and a channel synchronization pulse generation circuit. The data sequentially sent out from each channel circuit by the output of the channel synchronization pulse generation circuit is once written to consecutive addresses in the transmission memory, and then sent out to the assigned channel time slot on the audio multiplex PCM transmission path. However, the data of any time slot on the audio multiplexed PCM transmission path is once written to the reception memory, and then the data read out sequentially from consecutive addresses in the memory is demodulated into audio signals in each channel circuit. Since the configuration is configured to This has the advantage of being able to provide a shifted channel synchronization signal.
第１図は本考案が適用される音声多重PCM伝
送システムの一例を示すブロツク図。第２図は従
来の変換回路の一例を示すブロツク図。第３図は
従来の変換回路の他の一例を示すブロツク図。第
４図は本考案の一実施例を示すブロツク図。
１……チヤネルコーデイツク、２……チヤネル
同期パルス発生回路、３……タイミング信号発生
回路、４……制御回路、５……受信用メモリ、６
……送信用メモリ、１２……個別チヤネル同期パ
ルス発生回路。
FIG. 1 is a block diagram showing an example of an audio multiplex PCM transmission system to which the present invention is applied. FIG. 2 is a block diagram showing an example of a conventional conversion circuit. FIG. 3 is a block diagram showing another example of the conventional conversion circuit. FIG. 4 is a block diagram showing an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Channel codec, 2... Channel synchronization pulse generation circuit, 3... Timing signal generation circuit, 4... Control circuit, 5... Receiving memory, 6
...Transmission memory, 12...Individual channel synchronization pulse generation circuit.
Claims (1)
タイムスロツトの信号を書込むことができる受信
用メモリと、 複数チヤネルの送信信号を書込む送信用メモリ
と、 前記受信用メモリおよび前記送信用メモリの書
込みおよび読出しを制御する制御回路と、 各チヤネル回路にタイミング信号がシフトされ
たチヤネル同期パルスを供給するチヤネル同期パ
ルス発生回路と を備え、 前記制御回路は、 前記音声多重PCM伝送路上から所要の受信チ
ヤネルの信号を前記受信用メモリに書込んだ後、
順次連続的に読出して各チヤネルに分配出力さ
せ、各チヤネルの送信信号は、一旦前記送信用メ
モリに順次連続的に書込んだ後にそれぞれ前記音
声多重PCM伝送路上の割当てられたチヤネルタ
イムスロツトに送出させる制御手段を備えた ことを特徴とする変換回路。[Claims for Utility Model Registration] A reception memory into which signals of arbitrary multiple channel time slots on an audio multiplexed PCM transmission path can be written; a transmission memory into which transmission signals of multiple channels can be written; and the reception memory. and a control circuit that controls writing and reading of the transmission memory, and a channel synchronization pulse generation circuit that supplies channel synchronization pulses with shifted timing signals to each channel circuit, the control circuit comprising: the audio multiplexing PCM; After writing the signal of the required reception channel from the transmission path into the reception memory,
The signals are sequentially and continuously read out and distributed to each channel, and the transmission signals of each channel are once sequentially and continuously written into the transmission memory and then sent to the assigned channel time slots on the audio multiplex PCM transmission path. A conversion circuit characterized by comprising a control means for causing
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157484U JPS60134348U (en) | 1984-02-17 | 1984-02-17 | conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157484U JPS60134348U (en) | 1984-02-17 | 1984-02-17 | conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134348U JPS60134348U (en) | 1985-09-06 |
| JPH0321095Y2 true JPH0321095Y2 (en) | 1991-05-08 |
Family
ID=30513087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157484U Granted JPS60134348U (en) | 1984-02-17 | 1984-02-17 | conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134348U (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5759694A (en) * | 1980-09-25 | 1982-04-10 | Hitachi Plant Eng & Constr Co Ltd | Sanitation facility for waste water from building |
-
1984
- 1984-02-17 JP JP2157484U patent/JPS60134348U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134348U (en) | 1985-09-06 |
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