JPH0321103B2 - - Google Patents
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- JPH0321103B2 JPH0321103B2 JP60093606A JP9360685A JPH0321103B2 JP H0321103 B2 JPH0321103 B2 JP H0321103B2 JP 60093606 A JP60093606 A JP 60093606A JP 9360685 A JP9360685 A JP 9360685A JP H0321103 B2 JPH0321103 B2 JP H0321103B2
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- JP
- Japan
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- semiconductor device
- insulating film
- conductive film
- capacitive insulating
- electrically connected
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の高集積化に関するもの
で、特に情報蓄積用の容量の一部がスイツチング
トランジスタの上方に重なるように形成された半
導体記憶装置に関するものである。
で、特に情報蓄積用の容量の一部がスイツチング
トランジスタの上方に重なるように形成された半
導体記憶装置に関するものである。
従来知られている１トランジスタ型MOSラン
ダム・アクセス・メモリは第３図に平面図を、第
４図にＹ方向断面図（メモリセル１ビツト分）を
示したように、スイツチングのためのMOSトラ
ンジスタ１と情報を記憶するための容量２よりな
るメモリセルをワード線（Al線）３とデータ線
（拡散層）４によつて選択するようになつている。
第３図、第４図において５は基板、６は素子間分
離用の絶縁膜、７はゲート酸化膜、８，１２は第
１層多結晶シリコン、９は層間絶膜、４，１０は
拡散層、１１は反転層、２２はコンタクト孔であ
る。
ダム・アクセス・メモリは第３図に平面図を、第
４図にＹ方向断面図（メモリセル１ビツト分）を
示したように、スイツチングのためのMOSトラ
ンジスタ１と情報を記憶するための容量２よりな
るメモリセルをワード線（Al線）３とデータ線
（拡散層）４によつて選択するようになつている。
第３図、第４図において５は基板、６は素子間分
離用の絶縁膜、７はゲート酸化膜、８，１２は第
１層多結晶シリコン、９は層間絶膜、４，１０は
拡散層、１１は反転層、２２はコンタクト孔であ
る。
図からわかるように、情報を蓄積するための容
量２はスイツチングトランジスタ１と互いに重な
らないように同一平面に２次元的に配置されてい
るために、メモリ・セルのセル面積が大きくな
る。
量２はスイツチングトランジスタ１と互いに重な
らないように同一平面に２次元的に配置されてい
るために、メモリ・セルのセル面積が大きくな
る。
本発明の目的は上記従来の問題を解析し、所要
面積の極めて小さい半導体装置を提供することで
ある。
面積の極めて小さい半導体装置を提供することで
ある。
本発明は蓄積容量の少なくとも一部をスイツチ
ング・トランジスタの上方に重なるように設ける
ことによつて、メモリセル面積を少なくし、
MOSメモリの集積度を向上することを可能とす
るものである。
ング・トランジスタの上方に重なるように設ける
ことによつて、メモリセル面積を少なくし、
MOSメモリの集積度を向上することを可能とす
るものである。
すなわち、本発明は、複数のワード線と、該ワ
ード線と交叉して設けられた複数のデータ線と、
該ワード線とデータ線との交点に設けられた複数
のメモリセルとを有する半導体装置において、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、上記容量絶縁
膜は、多層絶縁膜であり、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、 上記データ線は上記ソース領域及びドレイン領
域のうちの他方の領域に電気的に接続され、 上記複数のメモリセルのうち、隣接する２つの
メモリセルは、上記データ線に電気的に接続され
た上記ソース領域及びドレイン領域のうちの他方
の領域を共用し、 上記スイツチングトランジスタのゲート電極
は、上記ワード線に電気的に接続され、かつ、 上記データ線は、上記第２の導電膜上に、層間
絶縁膜を介して設けられてなることを特徴とする
半導体装置であり、 又、本発明は、複数のワード線と、該ワード線
と交叉して設けられた複数のデータ線と、該ワー
ド線とデータ線との交点に設けられた複数のメモ
リセルとを有する半導体装置において、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、 上記データ線は上記ソース領域及びドレイン領
域のうちの他方の領域に電気的に接続され、 上記複数のメモリセルのうち、隣接する２つの
メモリセルは、上記データ線に電気的に接続され
た上記ソース領域及びドレイン領域のうちの他方
の領域を共用し、 上記スイツチングトランジスタのゲート電極は
上記ワード線に電気的に接続され、かつ、 上記第１の導電膜は断面で見た場合、実質的に
垂直な、お互いに向かいあつた側壁を有し、該側
壁の高さは、上記第１の導電膜の厚さより高く設
けられてなることを特徴とする半導体装置であ
る。
ード線と交叉して設けられた複数のデータ線と、
該ワード線とデータ線との交点に設けられた複数
のメモリセルとを有する半導体装置において、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、上記容量絶縁
膜は、多層絶縁膜であり、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、 上記データ線は上記ソース領域及びドレイン領
域のうちの他方の領域に電気的に接続され、 上記複数のメモリセルのうち、隣接する２つの
メモリセルは、上記データ線に電気的に接続され
た上記ソース領域及びドレイン領域のうちの他方
の領域を共用し、 上記スイツチングトランジスタのゲート電極
は、上記ワード線に電気的に接続され、かつ、 上記データ線は、上記第２の導電膜上に、層間
絶縁膜を介して設けられてなることを特徴とする
半導体装置であり、 又、本発明は、複数のワード線と、該ワード線
と交叉して設けられた複数のデータ線と、該ワー
ド線とデータ線との交点に設けられた複数のメモ
リセルとを有する半導体装置において、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、 上記データ線は上記ソース領域及びドレイン領
域のうちの他方の領域に電気的に接続され、 上記複数のメモリセルのうち、隣接する２つの
メモリセルは、上記データ線に電気的に接続され
た上記ソース領域及びドレイン領域のうちの他方
の領域を共用し、 上記スイツチングトランジスタのゲート電極は
上記ワード線に電気的に接続され、かつ、 上記第１の導電膜は断面で見た場合、実質的に
垂直な、お互いに向かいあつた側壁を有し、該側
壁の高さは、上記第１の導電膜の厚さより高く設
けられてなることを特徴とする半導体装置であ
る。
以下、本発明を実施例を参照して詳細に説明す
る。
る。
第１図および第２図に本発明による半導体記憶
装置の一例を平面図および断面図で示す（メモリ
セル２―ビツト分）。図からわかるように、本発
明においては比抵抗15Ω・cm、結晶軸方向＜100
＞のＰ形シリコン基板５の一部に1.5μmの厚さの
素子分離用酸化膜６、800Åの厚さのゲートSiO2
膜７、膜厚500Å、層抵抗15Ω／口の第１多結晶
シリコン・ゲート電極１２、接合深さ1.5μmで層
抵抗10／口のソースおよびドレイン領域１０，１
３、4000Åの厚さのSiO2膜１９を設けた後、コ
ンタクト孔１８を通して不純物添加領域（拡散領
域）１０に接するように膜厚5000Å、層抵抗30
Ω／口の第２多結晶シリコン電極１４を形成す
る。更に絶縁膜１６および膜厚5000Å、層抵抗15
Ω／口の第３多結晶シリコン電極１５を形成し、
8000Åの厚さのりんガラス（P2O5濃度2mole％）
９を堆積した後、コンタクト孔１７を設け、Al
電極４１を形成する。なお、第１図および第２図
において、第２多結晶シリコン１４、絶縁膜１
６、第３多結晶シリコン１５は蓄積容量を構成し
ている。また、この場合、絶縁膜１６としては
SiO2膜以外にSi3N4膜、Ta2O5膜の如き誘電率の
大きな膜あるいはこれらを組み合せた多層絶縁膜
を使用することにより大きな蓄積容量を得ること
ができる。従つて、従来のメモリセルで用いられ
ている蓄積容量と同一の値を得る場合、その面積
は少なくてすむ。たとえば、絶縁膜として800Å
のSiO2膜、Si3N4膜、Ta2O5膜を用いた場合、コ
ンタクト孔寸法2μm、マスク合わせ余裕2μm、多
結晶シリコンゲート幅6μm、不純物添加層（拡散
層）幅6μm、蓄積容量0.22pFとすると、１ビツト
あたりのメモリセル面積は、それぞれ、725μm2、
297μm2、192μm2となる。この面積はそれぞれ同
じ設計値を用いて製作した従来型メモリセル面積
925μm2の78％、 32％、21％である。
装置の一例を平面図および断面図で示す（メモリ
セル２―ビツト分）。図からわかるように、本発
明においては比抵抗15Ω・cm、結晶軸方向＜100
＞のＰ形シリコン基板５の一部に1.5μmの厚さの
素子分離用酸化膜６、800Åの厚さのゲートSiO2
膜７、膜厚500Å、層抵抗15Ω／口の第１多結晶
シリコン・ゲート電極１２、接合深さ1.5μmで層
抵抗10／口のソースおよびドレイン領域１０，１
３、4000Åの厚さのSiO2膜１９を設けた後、コ
ンタクト孔１８を通して不純物添加領域（拡散領
域）１０に接するように膜厚5000Å、層抵抗30
Ω／口の第２多結晶シリコン電極１４を形成す
る。更に絶縁膜１６および膜厚5000Å、層抵抗15
Ω／口の第３多結晶シリコン電極１５を形成し、
8000Åの厚さのりんガラス（P2O5濃度2mole％）
９を堆積した後、コンタクト孔１７を設け、Al
電極４１を形成する。なお、第１図および第２図
において、第２多結晶シリコン１４、絶縁膜１
６、第３多結晶シリコン１５は蓄積容量を構成し
ている。また、この場合、絶縁膜１６としては
SiO2膜以外にSi3N4膜、Ta2O5膜の如き誘電率の
大きな膜あるいはこれらを組み合せた多層絶縁膜
を使用することにより大きな蓄積容量を得ること
ができる。従つて、従来のメモリセルで用いられ
ている蓄積容量と同一の値を得る場合、その面積
は少なくてすむ。たとえば、絶縁膜として800Å
のSiO2膜、Si3N4膜、Ta2O5膜を用いた場合、コ
ンタクト孔寸法2μm、マスク合わせ余裕2μm、多
結晶シリコンゲート幅6μm、不純物添加層（拡散
層）幅6μm、蓄積容量0.22pFとすると、１ビツト
あたりのメモリセル面積は、それぞれ、725μm2、
297μm2、192μm2となる。この面積はそれぞれ同
じ設計値を用いて製作した従来型メモリセル面積
925μm2の78％、 32％、21％である。
本実施例で示したメモリセルへの情報の書き込
み、読み出しは次のように行う。すなわち、第３
多結晶シリコン電極１５を接地電位に固定した
後、第１多結晶シリコンより成るワード線３１に
正電圧を印加することによりスイツチングトラン
ジスタ１を導通させる。その後、Alより成るデ
ータ線４１に“０”または“１”に相当するる電
圧を印加することにより、蓄積容量２に情報とな
る電荷を蓄積する。情報の読み出しはスイツチン
グトランジスタ１を導通させた後、データ線４１
の電位変化を検出することによつて行われる。本
発明のメモリセルにおいては、蓄積容量を形成す
るのに反転層を用いていないため、それに基づく
リーク電流が流れない。従つて、記憶情報保持時
間が著く長くなるという利点がある。
み、読み出しは次のように行う。すなわち、第３
多結晶シリコン電極１５を接地電位に固定した
後、第１多結晶シリコンより成るワード線３１に
正電圧を印加することによりスイツチングトラン
ジスタ１を導通させる。その後、Alより成るデ
ータ線４１に“０”または“１”に相当するる電
圧を印加することにより、蓄積容量２に情報とな
る電荷を蓄積する。情報の読み出しはスイツチン
グトランジスタ１を導通させた後、データ線４１
の電位変化を検出することによつて行われる。本
発明のメモリセルにおいては、蓄積容量を形成す
るのに反転層を用いていないため、それに基づく
リーク電流が流れない。従つて、記憶情報保持時
間が著く長くなるという利点がある。
第５図および第６図に本発明の他の実施例につ
いて平面図と断面図（メモリセル２ビツト分）を
示す。図からわかるように本実施例においては、
不純物添加領域（拡散領域）１０，１３と第２多
結晶シリコン電極１４およびAl電極４１を接触
させるためのコンタクト孔１８，１７を自己整合
で形成している。このような自己整合によるコン
タクト孔の形成は本発明者等が先に出願した特願
昭50−111622号明細書に詳しく示されている。
いて平面図と断面図（メモリセル２ビツト分）を
示す。図からわかるように本実施例においては、
不純物添加領域（拡散領域）１０，１３と第２多
結晶シリコン電極１４およびAl電極４１を接触
させるためのコンタクト孔１８，１７を自己整合
で形成している。このような自己整合によるコン
タクト孔の形成は本発明者等が先に出願した特願
昭50−111622号明細書に詳しく示されている。
自己整合コンタクト方式を採用することによ
り、本発明を用いる利点が更に顕著になる。たと
えば、絶縁膜１６として800ÅのSiO2膜、Si3N4
膜、Ta2O5膜を使用し、前述の設計値に基づいて
本実施例のメモリを製作するとメモリ面積はそれ
ぞれ675μm2、275μm2、176μm2となる。この面積
は、それぞれ、同じ設計値を用いて製作した従来
型メモリセル面積925μm2の73％、29％、19％で
ある。
り、本発明を用いる利点が更に顕著になる。たと
えば、絶縁膜１６として800ÅのSiO2膜、Si3N4
膜、Ta2O5膜を使用し、前述の設計値に基づいて
本実施例のメモリを製作するとメモリ面積はそれ
ぞれ675μm2、275μm2、176μm2となる。この面積
は、それぞれ、同じ設計値を用いて製作した従来
型メモリセル面積925μm2の73％、29％、19％で
ある。
第７図および第８図に本発明の他の実施例につ
いて平面図と断面図を示す（メモリセル２ビツト
分）。本実施例においては図に示すようにＸ方向
（データ線方向）の素子分離を800ÅのSiO2膜２
１上に形成した第１多結晶シリコン２０に負電圧
を印加すること（フイールドド・シールドと記
す）により行つている。フイールド・シールド方
法についてはすでに公知の文献に詳しく述べられ
ている。自己整合コンタクトおよびフイールド・
シールド方法を採用することにより、本発明を用
いる利点が更に顕著になる。すなわち、局所酸化
によつて素子分離用酸化膜を形成する場合に生じ
るような横方向酸化（バード・ビーク）によるコ
ンタクト孔寸法の変化、および素子分離用酸化膜
端部での結晶欠陥などに基づくリーク電流が少な
くなり、自己整合コンタクト方法が容易になる。
いて平面図と断面図を示す（メモリセル２ビツト
分）。本実施例においては図に示すようにＸ方向
（データ線方向）の素子分離を800ÅのSiO2膜２
１上に形成した第１多結晶シリコン２０に負電圧
を印加すること（フイールドド・シールドと記
す）により行つている。フイールド・シールド方
法についてはすでに公知の文献に詳しく述べられ
ている。自己整合コンタクトおよびフイールド・
シールド方法を採用することにより、本発明を用
いる利点が更に顕著になる。すなわち、局所酸化
によつて素子分離用酸化膜を形成する場合に生じ
るような横方向酸化（バード・ビーク）によるコ
ンタクト孔寸法の変化、および素子分離用酸化膜
端部での結晶欠陥などに基づくリーク電流が少な
くなり、自己整合コンタクト方法が容易になる。
このように構成することにより、多結晶シリコ
ンである導電膜１４は、断面で見た場合、実質的
に垂直な、お互いに向かいあつた側壁を有し、該
側壁の高さは、導電膜１４の厚さより高く設けら
れ、この部分で蓄積容量値を増大することができ
る。
ンである導電膜１４は、断面で見た場合、実質的
に垂直な、お互いに向かいあつた側壁を有し、該
側壁の高さは、導電膜１４の厚さより高く設けら
れ、この部分で蓄積容量値を増大することができ
る。
メモリセル面積に関しては第５図、第６図の場
合とほぼ同じである。なお、第３図から第８図に
おいて、蓄積容量２を構成する第２多結晶シリコ
ン１４、絶縁膜１６、第３多結晶シリコン１５は
自己整合エツチングによりマスク合わせ余裕を必
要とせずに加工できる。
合とほぼ同じである。なお、第３図から第８図に
おいて、蓄積容量２を構成する第２多結晶シリコ
ン１４、絶縁膜１６、第３多結晶シリコン１５は
自己整合エツチングによりマスク合わせ余裕を必
要とせずに加工できる。
以上説明したごとく本発明によれば、蓄積容量
の一部がスイツチング・トランジスタの上部に重
なるように設けるために、従来の半導体メモリに
くらべてメモリセル面積を著しく小さくでき、半
導体メモリの集積度を大幅に向上できる。本発明
による半導体記憶装置においては従来の１トラン
ジスタ型のMOSメモリのように、蓄積容量を形
成するために誘起した反転層に基づくリーク電流
が存在しないために、情報保持時間が著しく長く
なるという利点がある。
の一部がスイツチング・トランジスタの上部に重
なるように設けるために、従来の半導体メモリに
くらべてメモリセル面積を著しく小さくでき、半
導体メモリの集積度を大幅に向上できる。本発明
による半導体記憶装置においては従来の１トラン
ジスタ型のMOSメモリのように、蓄積容量を形
成するために誘起した反転層に基づくリーク電流
が存在しないために、情報保持時間が著しく長く
なるという利点がある。
第１図および第２図はそれぞれ本発明の一実施
例を示す平面図および断面図、第３図は従来の１
トランジスタ型MOSメモリセル１ビツトの平面
図、第４図はその断面図、第５図、第７図は本発
明によるMOSメモリセル２ビツトの平面図、第
６図、第８図はその断面図である。 １：スイツチング・トランジスタ、２：蓄積容
量、３：ワード線（Al線）、４：データ線（拡散
層）、５：シリコン基板、６：素子間分離用酸化
膜、７：ゲート酸化膜、８：第１多結晶シリコン
電極、９：層間絶縁膜（りんガラス）、１０，１
３：拡散層、１１：反転層、１２：第１多結晶シ
リコン・ゲート電極、１４：第２多結晶シリコ
ン、１５：第３多結晶シリコン、１６：蓄積容量
形成用絶縁膜、１７，１８，２２：コンタクト
孔、１９：層間酸化膜、２０：フイールドシール
ド用第１多結晶シリコン、２１：フイールドシー
ルド用酸化膜、３１：ワード線（第１多結晶シリ
コン）、４１：データ線（Al線）。
例を示す平面図および断面図、第３図は従来の１
トランジスタ型MOSメモリセル１ビツトの平面
図、第４図はその断面図、第５図、第７図は本発
明によるMOSメモリセル２ビツトの平面図、第
６図、第８図はその断面図である。 １：スイツチング・トランジスタ、２：蓄積容
量、３：ワード線（Al線）、４：データ線（拡散
層）、５：シリコン基板、６：素子間分離用酸化
膜、７：ゲート酸化膜、８：第１多結晶シリコン
電極、９：層間絶縁膜（りんガラス）、１０，１
３：拡散層、１１：反転層、１２：第１多結晶シ
リコン・ゲート電極、１４：第２多結晶シリコ
ン、１５：第３多結晶シリコン、１６：蓄積容量
形成用絶縁膜、１７，１８，２２：コンタクト
孔、１９：層間酸化膜、２０：フイールドシール
ド用第１多結晶シリコン、２１：フイールドシー
ルド用酸化膜、３１：ワード線（第１多結晶シリ
コン）、４１：データ線（Al線）。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交叉して設
けられた複数のデータ線と、該ワード線とデータ
線との交点に設けられた複数のメモリセルとを有
する半導体装置において、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、上記容量絶縁
膜は、多層絶縁膜であり、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、 上記データ線は上記ソース領域及びドレイン領
域のうちの他方の領域に電気的に接続され、 上記複数のメモリセルのうち、隣接する２つの
メモリセルは、上記データ線に電気的に接続され
た上記ソース領域及びドレイン領域のうちの他方
の領域を共用し、 上記スイツチングトランジスタのゲート電極は
上記ワード線に電気的に接続され、かつ、 上記データ線は、上記第２の導電膜上に、層間
絶縁膜を介して設けられてなることを特徴とする
半導体装置。 ２ 上記容量絶縁膜は、SiO2を含むことを特徴
とする特許請求の範囲第１項記載の半導体装置。 ３ 上記容量絶縁膜は、Si3N4を含むことを特徴
とする特許請求の範囲第１項又は第２項記載の半
導体装置。 ４ 上記容量絶縁膜は、Ta2O5を含むことを特徴
とする特許請求の範囲第１項乃至第３項の何れか
に記載の半導体装置。 ５ 上記第１の導電膜は多結晶シリコンを含むこ
とを特徴とする特許請求の範囲第１項乃至第４項
の何れかに記載の半導体装置。 ６ 上記第２の導電膜は多結晶シリコンを含むこ
とを特徴とする特許請求の範囲第１項乃至第５項
の何れかに記載の半導体装置。 ７ 上記第２の導電膜には接地電位が印加される
ことを特徴とする特許請求の範囲第１項乃至第６
項の何れかに記載の半導体装置。 ８ 上記半導体装置は、ランダム・アクセス・メ
モリであることを特徴とする特許請求の範囲第１
項乃至第７項の何れかに記載の半導体装置。 ９ 複数のワード線と、該ワード線と交叉して設
けられた複数のデータ線と、該ワード線とデータ
線との交点に設けられた複数のメモリセルとを有
する半導体装置において、 上記メモリセルは情報を記憶するための容量
と、該容量への情報の読み書きを制御するスイツ
チングトランジスタとを含み、 上記スイツチングトランジスタはゲート絶縁膜
と、ゲート電極と、ソース領域と、ドレイン領域
とを有し、 上記容量は、第１の導電膜と、該第１の導電膜
上に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電膜とを有し、 上記第１の導電膜は素子分離用絶縁膜上から上
記ゲート電極上にその端部が位置するように延在
し、かつ、上記第１の導電膜は上記ソース領域及
びドレイン領域のうちの一方の領域に電気的に接
続され、 上記データ線は上記ソース領域及びドレイン領
域のうちの他方の領域に電気的に接続され、 上記複数のメモリセルのうち、隣接する２つの
メモリセルは、上記データ線に電気的に接続され
た上記ソース領域及びドレイン領域のうちの他方
の領域を共用し、 上記スイツチングトランジスタのゲート電極は
上記ワード線に電気的に接続され、かつ、 上記第１の導電膜は断面で見た場合、実質的に
垂直な、お互いに向かいあつた側壁を有し、該側
壁の高さは、上記第１の導電膜の厚さより高く設
けられてなることを特徴とする半導体装置。 １０ 上記容量絶縁膜は、SiO2を含むことを特
徴とする特許請求の範囲第９項記載の半導体装
置。 １１ 上記容量絶縁膜は、Si3N4を含むことを特
徴とする特許請求の範囲第９項又は第１０項記載
の半導体装置。 １２ 上記容量絶縁膜は、Ta2O5を含むことを特
徴とする特許請求の範囲第９項乃至第１１の何れ
かに記載の半導体装置。 １３ 上記容量絶縁膜は、多層絶縁膜であること
を特徴とする特許請求の範囲第９項乃至第１２項
の何れかに記載の半導体装置。 １４ 上記第１の導電膜は多結晶シリコンを含む
ことを特徴とする特許請求の範囲第９項乃至第１
３項の何れかに記載の半導体装置。 １５ 上記第２の導電膜は多結晶シリコンを含む
ことを特徴とする特許請求の範囲第９項乃至第１
５項の何れかに記載の半導体装置。 １６ 上記第２の導電膜には接地電位が印加され
ることを特徴とする特許請求の範囲第９項乃至第
１５項の何れかに記載の半導体装置。 １７ 上記半導体装置は、ランダム・アクセス・
メモリであることを特徴とする特許請求の範囲第
９項乃至第１６項の何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093606A JPS6110271A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093606A JPS6110271A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268577A Division JPS53108392A (en) | 1976-07-05 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110271A JPS6110271A (ja) | 1986-01-17 |
| JPH0321103B2 true JPH0321103B2 (ja) | 1991-03-20 |
Family
ID=14086987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093606A Granted JPS6110271A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110271A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2671315B2 (ja) * | 1987-09-18 | 1997-10-29 | ソニー株式会社 | メモリ装置 |
| JP2623019B2 (ja) * | 1990-03-13 | 1997-06-25 | 三菱電機株式会社 | 半導体装置 |
| JPH0443674A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| EP0786398B1 (de) * | 1996-01-29 | 1999-05-06 | Micro Compact Car AG | Kraftfahrzeug mit einer Karosserietragstruktur und Montagelehre |
-
1985
- 1985-05-02 JP JP60093606A patent/JPS6110271A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110271A (ja) | 1986-01-17 |
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