JPS6155258B2 - - Google Patents
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- JPS6155258B2 JPS6155258B2 JP52022685A JP2268577A JPS6155258B2 JP S6155258 B2 JPS6155258 B2 JP S6155258B2 JP 52022685 A JP52022685 A JP 52022685A JP 2268577 A JP2268577 A JP 2268577A JP S6155258 B2 JPS6155258 B2 JP S6155258B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は、半導体装置の高集積化に関するもの
で、特に情報蓄積用の容量の一部がスイツチング
トランジスタの上方に重なるように形成された半
導体記憶装置に関するものである。
で、特に情報蓄積用の容量の一部がスイツチング
トランジスタの上方に重なるように形成された半
導体記憶装置に関するものである。
(2) 従来技術
第１図に平面図を、第２図にＹ方向断面図（メ
モリセル１ビツト分）を示す。従来知られている
１トランジスタ型MOSランダム・アクセス・メ
モリはスイツチングのためのMOSトランジスタ
１を情報を記憶するための容量２よりなるメモリ
セルをワード線（Al線）３とデータ線（拡散
層）４によつて選択するようになつている。第１
図、第２図において５は基板、６は素子間分離用
の絶縁膜、７はゲート酸化膜、８，１２は第１層
多結晶シリコン、９は層間絶縁膜、４，１０は拡
散層、１１は反転層、２２はコンタクト孔であ
る。
モリセル１ビツト分）を示す。従来知られている
１トランジスタ型MOSランダム・アクセス・メ
モリはスイツチングのためのMOSトランジスタ
１を情報を記憶するための容量２よりなるメモリ
セルをワード線（Al線）３とデータ線（拡散
層）４によつて選択するようになつている。第１
図、第２図において５は基板、６は素子間分離用
の絶縁膜、７はゲート酸化膜、８，１２は第１層
多結晶シリコン、９は層間絶縁膜、４，１０は拡
散層、１１は反転層、２２はコンタクト孔であ
る。
図からわかるように、情報を蓄積するための容
量２はスイツチングトランジスタ１と互いに重な
らないように同一平面に２次元的に配置されてい
るために、メモリ・セルのセル面積が大きくな
る。
量２はスイツチングトランジスタ１と互いに重な
らないように同一平面に２次元的に配置されてい
るために、メモリ・セルのセル面積が大きくな
る。
(3) 発明の目的
本発明は蓄積容量の少なくとも一部をスイツチ
ング・トランジスタの上方に重なるように設ける
ことによつて、メモリセル面積を少なくし、
MOSメモリの集積度を上げることを目的とす
る。
ング・トランジスタの上方に重なるように設ける
ことによつて、メモリセル面積を少なくし、
MOSメモリの集積度を上げることを目的とす
る。
(4) 実施例
以下、本発明を実施例を参照して詳細に説明す
る。
る。
第３図および第４図に本発明による半導体記憶
装置の一例を平面図および断面図で示す（メモリ
セル２ビツト分）。図からわかるように、本発明
においては比抵抗15Ω．cm、結晶軸方向〈100〉
のＰ型シリコン基板５の一部に1.5μｍの厚さの
素子分離用酸化膜６，800Åの厚さのゲートSiO2
膜７、膜厚500Å、層抵抗15Ω／□の第１多結晶
シリコン・ゲート電極１２、接合深さ1.5μｍで
層抵抗10Ω／□のソースおよびドレイン領域１
０，１３、4000Åの厚さのSiO2膜１９を設けた
後、コンタクト孔１８を通して不純物添加領域
（拡散領域）１０に接するように膜厚5000Å、層
抵抗30Ω／□の第２多結晶シリコン電極１４を形
成する。更に絶縁膜１６および膜厚5000Å、層抵
抗15Ω／□の第３多結晶シリコン電極１５を形成
し、8000Åの厚さのりんガラス（P2O5濃度2mole
％）９を堆積した後、コンタクト孔１７を設け、
Al電極４１を形成する。なお、第３図および第
４図において、第２多結晶シリコン１４、絶縁膜
１６、第３多結晶シリコン１５は蓄積容量を構成
している。また、この場合、絶縁膜１６としては
SiO2膜以外にSi3N4膜、Ta2O5膜の如き誘電率の
大きな膜あるいはこれらを組み合わせた多層絶縁
膜を使用することにより大きな蓄積容量を得るこ
とができる。従つて、従来のメモリセルで用いら
れている蓄積容量と同一の値を得る場合、その面
積は少なくてすむ。たとえば、絶縁膜として800
ÅのSiO2膜、Si2N4膜、Ta2O5膜を用いた場合、
コンタクト孔寸法２μｍ、マスク合わせ余裕２μ
ｍ、多結晶シリコンゲート幅６μｍ、不純物添加
層（拡散層）幅６μｍ、蓄積容量2.22pFとする
と、１ビツトあたりのメモリセル面積は、それぞ
れ、725μm2，297μm2，192μm2となる。この面
積はそれぞれ同じ設計値を用いて製作した従来型
メモリのメモリセル面積925μm2の78％，32％，
21％である。
装置の一例を平面図および断面図で示す（メモリ
セル２ビツト分）。図からわかるように、本発明
においては比抵抗15Ω．cm、結晶軸方向〈100〉
のＰ型シリコン基板５の一部に1.5μｍの厚さの
素子分離用酸化膜６，800Åの厚さのゲートSiO2
膜７、膜厚500Å、層抵抗15Ω／□の第１多結晶
シリコン・ゲート電極１２、接合深さ1.5μｍで
層抵抗10Ω／□のソースおよびドレイン領域１
０，１３、4000Åの厚さのSiO2膜１９を設けた
後、コンタクト孔１８を通して不純物添加領域
（拡散領域）１０に接するように膜厚5000Å、層
抵抗30Ω／□の第２多結晶シリコン電極１４を形
成する。更に絶縁膜１６および膜厚5000Å、層抵
抗15Ω／□の第３多結晶シリコン電極１５を形成
し、8000Åの厚さのりんガラス（P2O5濃度2mole
％）９を堆積した後、コンタクト孔１７を設け、
Al電極４１を形成する。なお、第３図および第
４図において、第２多結晶シリコン１４、絶縁膜
１６、第３多結晶シリコン１５は蓄積容量を構成
している。また、この場合、絶縁膜１６としては
SiO2膜以外にSi3N4膜、Ta2O5膜の如き誘電率の
大きな膜あるいはこれらを組み合わせた多層絶縁
膜を使用することにより大きな蓄積容量を得るこ
とができる。従つて、従来のメモリセルで用いら
れている蓄積容量と同一の値を得る場合、その面
積は少なくてすむ。たとえば、絶縁膜として800
ÅのSiO2膜、Si2N4膜、Ta2O5膜を用いた場合、
コンタクト孔寸法２μｍ、マスク合わせ余裕２μ
ｍ、多結晶シリコンゲート幅６μｍ、不純物添加
層（拡散層）幅６μｍ、蓄積容量2.22pFとする
と、１ビツトあたりのメモリセル面積は、それぞ
れ、725μm2，297μm2，192μm2となる。この面
積はそれぞれ同じ設計値を用いて製作した従来型
メモリのメモリセル面積925μm2の78％，32％，
21％である。
本実施例で示したメモリセルへの情報の書き込
み、読み出しは次のように行う。すなわち、第３
多結晶シリコン電極１５を接地電位に固定した
後、第１多結晶シリコンより成るワード線３１に
正電圧を印加することによりスイツチングトラン
ジスタ１を導通させる。その後、Alより成るデ
ータ線４１に“０”または“１”に相当する電圧
を印加することにより、蓄積容量２に情報となる
電荷を蓄積する。情報の読み出しはスイツチング
トランジスタ１を導通させた後、データ線４１の
電位変化を検出することによつて行われる。本発
明のメモリセルにおいては、蓄積容量を形成する
のに反転層を用いていないため、それに基づくリ
ーク電流が流れない。従つて、記憶情報保持時間
が著く長くなるという利点がある。
み、読み出しは次のように行う。すなわち、第３
多結晶シリコン電極１５を接地電位に固定した
後、第１多結晶シリコンより成るワード線３１に
正電圧を印加することによりスイツチングトラン
ジスタ１を導通させる。その後、Alより成るデ
ータ線４１に“０”または“１”に相当する電圧
を印加することにより、蓄積容量２に情報となる
電荷を蓄積する。情報の読み出しはスイツチング
トランジスタ１を導通させた後、データ線４１の
電位変化を検出することによつて行われる。本発
明のメモリセルにおいては、蓄積容量を形成する
のに反転層を用いていないため、それに基づくリ
ーク電流が流れない。従つて、記憶情報保持時間
が著く長くなるという利点がある。
第５図および第６図に本発明の他の実施例につ
いて平面図と断面図（メモリセル２ビツト分）を
示す。図からわかるように本実施例においては、
不純物添加領域（拡散領域）１０，１３と第２多
結晶シリコン電極１４およびAl電極４１を接触
させるためのコンタクト孔１８，１７を自己整合
で形成している。このような自己整合によるコン
タクト孔の形成は本発明者等が先に出願した特願
昭50−111622号明細書に詳しく示されている。
いて平面図と断面図（メモリセル２ビツト分）を
示す。図からわかるように本実施例においては、
不純物添加領域（拡散領域）１０，１３と第２多
結晶シリコン電極１４およびAl電極４１を接触
させるためのコンタクト孔１８，１７を自己整合
で形成している。このような自己整合によるコン
タクト孔の形成は本発明者等が先に出願した特願
昭50−111622号明細書に詳しく示されている。
自己整合コンタクト方式を採用することによ
り、本発明を用いる利点が更に顕著になる。たと
えば、絶縁膜１６として800ÅのSiO2膜、Si3N4
膜、Ta2O5膜を使用し、前述の設計値に基づいて
本実施例のメモリを製作するとメモリセル面積は
それぞれ675μm2，270μm2，176μm2となる。こ
の面積は、それぞれ、同じ設計値を用いて製作し
た従来型メモリのメモリセル面積925μm2の73
％，29％，19％である。
り、本発明を用いる利点が更に顕著になる。たと
えば、絶縁膜１６として800ÅのSiO2膜、Si3N4
膜、Ta2O5膜を使用し、前述の設計値に基づいて
本実施例のメモリを製作するとメモリセル面積は
それぞれ675μm2，270μm2，176μm2となる。こ
の面積は、それぞれ、同じ設計値を用いて製作し
た従来型メモリのメモリセル面積925μm2の73
％，29％，19％である。
第７図および第８図に本発明の他の実施例につ
いて平面図と断面図を示す（メモリセル２ビツト
分）。本実施例においては図に示すようにＸ方向
（データ線方向）の素子分離を800ÅのSiO2膜２
１上に形成した第１多結晶シリコン２０に負電圧
を印加すること（フイールド・シールドと記す）
により行つている。フイールド・シールド方法に
ついてはすでに公知の文献に詳しく述べられてい
る。自己整合コンタクトおよびフイールド・シー
ルド方法を採用することにより、本発明を用いる
利点が更に顕著になる。すなわち、局所酸化によ
つて素子分離用酸化膜を形成する場合に生じるよ
うな横方向酸化（バード・ビーク）によるコンタ
クト孔寸法の変化、および素子分離用酸化膜端部
での結晶欠陥などに基づくリーク電流が少なくな
り、自己整合コンタクト方式が容易になる。メモ
リセル面積に関しては第５図、第６図の場合とほ
ぼ同じである。なお、第３図から第８図におい
て、蓄積容量２を構成する第２多結晶シリコン１
４、絶縁膜１６、第３多結晶シリコン１５は自己
整合エツチングによりマスク合わせ余裕を必要と
せずに加工できる。
いて平面図と断面図を示す（メモリセル２ビツト
分）。本実施例においては図に示すようにＸ方向
（データ線方向）の素子分離を800ÅのSiO2膜２
１上に形成した第１多結晶シリコン２０に負電圧
を印加すること（フイールド・シールドと記す）
により行つている。フイールド・シールド方法に
ついてはすでに公知の文献に詳しく述べられてい
る。自己整合コンタクトおよびフイールド・シー
ルド方法を採用することにより、本発明を用いる
利点が更に顕著になる。すなわち、局所酸化によ
つて素子分離用酸化膜を形成する場合に生じるよ
うな横方向酸化（バード・ビーク）によるコンタ
クト孔寸法の変化、および素子分離用酸化膜端部
での結晶欠陥などに基づくリーク電流が少なくな
り、自己整合コンタクト方式が容易になる。メモ
リセル面積に関しては第５図、第６図の場合とほ
ぼ同じである。なお、第３図から第８図におい
て、蓄積容量２を構成する第２多結晶シリコン１
４、絶縁膜１６、第３多結晶シリコン１５は自己
整合エツチングによりマスク合わせ余裕を必要と
せずに加工できる。
(5) まとめ
以上説明したごとく本発明によれば、蓄積容量
の一部がスイツチング・トランジスタの上部に重
なるように設けるために、従来の半導体メモリに
くらべてメモリセル面積を著しく小さくでき、半
導体メモリの集積度を大幅に向上できる。本発明
による半導体記憶装置においては従来の１トラン
ジスタ型のMOSメモリのように、蓄積容量を形
成するために誘起した反転層に基づくリーク電流
が存在しないために、情報保持時間が著しく長く
なるという利点がある。
の一部がスイツチング・トランジスタの上部に重
なるように設けるために、従来の半導体メモリに
くらべてメモリセル面積を著しく小さくでき、半
導体メモリの集積度を大幅に向上できる。本発明
による半導体記憶装置においては従来の１トラン
ジスタ型のMOSメモリのように、蓄積容量を形
成するために誘起した反転層に基づくリーク電流
が存在しないために、情報保持時間が著しく長く
なるという利点がある。
第１図は従来の１トランジスタ型MOSメモリ
セル１ビツトの平面図、第２図はその断面図、第
３図、第５図、第７図は本発明によるMOSメモ
リセル２ビツトの平面図、第４図、第６図、第８
図はその断面図である。 １：スイツチング・トランジスタ、２：蓄積容
量、３：ワード線（Al線）、４：データ線（拡散
層）、５：シリコン基板、６：素子間分離用酸化
膜、７：ゲート酸化膜、８：第１多結晶シリコン
電極、９：層間絶縁膜（りんガラス）、１０，１
３：拡散層、１１：反転層、１２：第１多結晶シ
リコン・ゲート電極、１４：第２多結晶シリコ
ン、１５：第３多結晶シリコン、１６：蓄積容量
形成用絶縁膜、１７，１８，２２：コンタクト
孔、１９：層間酸化膜、２０：フイールドシール
ド用第１多結晶シリコン、２１：フイールドシー
ルド用酸化膜、３１：ワード線（第１多結晶シリ
コン）、４１：データ線（Al線）。
セル１ビツトの平面図、第２図はその断面図、第
３図、第５図、第７図は本発明によるMOSメモ
リセル２ビツトの平面図、第４図、第６図、第８
図はその断面図である。 １：スイツチング・トランジスタ、２：蓄積容
量、３：ワード線（Al線）、４：データ線（拡散
層）、５：シリコン基板、６：素子間分離用酸化
膜、７：ゲート酸化膜、８：第１多結晶シリコン
電極、９：層間絶縁膜（りんガラス）、１０，１
３：拡散層、１１：反転層、１２：第１多結晶シ
リコン・ゲート電極、１４：第２多結晶シリコ
ン、１５：第３多結晶シリコン、１６：蓄積容量
形成用絶縁膜、１７，１８，２２：コンタクト
孔、１９：層間酸化膜、２０：フイールドシール
ド用第１多結晶シリコン、２１：フイールドシー
ルド用酸化膜、３１：ワード線（第１多結晶シリ
コン）、４１：データ線（Al線）。
Claims (1)
- １ 第１導電形を有する半導体基板の、素子分離
用の厚い絶縁膜で区分された表面領域に、所望の
間隔をもつて形成された第２導電形を有する複数
の不純物添加領域および所望の該不純物添加領域
間の上記半導体基板上に第１の絶縁膜を介して形
成された第１の導電膜からなるゲート電極をそな
えた絶縁ゲート電界効果トランジスタと、上記ゲ
ート電極の上部と側部に形成された第２の絶縁膜
と、上記ゲート電極上の上記第２の絶縁膜上から
上記不純物添加領域の表面を経て上記厚い絶縁膜
上へ延びる第２の導電膜および該第２の導電膜上
に積層して形成された第３の絶縁膜と第３の導電
膜から構成された記憶容量と、隣接する二つのメ
モリセル間に形成された上記不純物添加領域に電
気的に接続され、上記二つのメモリセルの有する
上記第３の導電膜上に形成された第４の絶縁膜上
に延びる第４の導電膜を少なくともそなえ上記第
２の導電膜は上記ゲート電極の側部に形成された
上記第２の絶縁膜と上記厚い絶縁膜によつて規定
される開口部を介して上記不純物添加領域と電気
的に接続されていることを特徴とする半導体装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268577A JPS53108392A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
| NLAANVRAGE7707297,A NL176415C (nl) | 1976-07-05 | 1977-06-30 | Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit. |
| GB27724/77A GB1572674A (en) | 1976-07-05 | 1977-07-01 | Semiconductor memory devices |
| DE19772730202 DE2730202A1 (de) | 1976-07-05 | 1977-07-04 | Halbleiterspeicher |
| US05/812,907 US4151607A (en) | 1976-07-05 | 1977-07-05 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268577A JPS53108392A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093606A Division JPS6110271A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置 |
| JP60093607A Division JPS6110272A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108392A JPS53108392A (en) | 1978-09-21 |
| JPS6155258B2 true JPS6155258B2 (ja) | 1986-11-27 |
Family
ID=12089712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268577A Granted JPS53108392A (en) | 1976-07-05 | 1977-03-04 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53108392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198560U (ja) * | 1986-06-09 | 1987-12-17 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209156A (ja) * | 1982-05-31 | 1983-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS58215067A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS602784B2 (ja) * | 1982-12-20 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
| US5359216A (en) * | 1983-02-23 | 1994-10-25 | Texas Instruments Incorporated | DRAM process with improved polysilicon-to-polysilicon capacitor and the capacitor |
| US5244825A (en) * | 1983-02-23 | 1993-09-14 | Texas Instruments Incorporated | DRAM process with improved poly-to-poly capacitor |
| JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JPH0673368B2 (ja) * | 1985-01-31 | 1994-09-14 | 富士通株式会社 | 半導体記憶装置およびその製造方法 |
| US5098192A (en) * | 1986-04-30 | 1992-03-24 | Texas Instruments Incorporated | DRAM with improved poly-to-poly capacitor |
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1977
- 1977-03-04 JP JP2268577A patent/JPS53108392A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198560U (ja) * | 1986-06-09 | 1987-12-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53108392A (en) | 1978-09-21 |
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