JPH03211736A - バイポーラ型半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、高集積、高速動作が可能なバイポーラ型半
導体集積回路装置の製造方法に関するものである。

（従来の技術） 半導体集積回路装置の用途として、特に高速動作を必要
とする分野では、一般にＥ　ＣＬ　／　ＣＭ　Ｉ−（Ｅ
ｍｉｔｔｅｒ　　Ｃｏｕｐｌｅｄ　　Ｌｏｇｉｃ／Ｃｕ
ｒｒｅｎｔ　　Ｍｏｄｅ　　Ｌｏｇｉｃ）系のバイポー
ラ型半導体集積回路装置が用いられる。

ＥＣＬ／ＣＭＬ系回路において、論理振幅を一定とした
場合には、回路を構成する素子・配線の寄生容量および
トランジスタのベース抵抗、電流利得帯域幅積によって
、回路の動作速度が決定される。

寄生容置は低減することが必要であるが、その中でも特
に動作速度への寄与の大きいベース・コレクタ間接合容
量を低減するために、多結晶シリコンを用いて、ベース
電極を素子頭載の外部に弓き出し、ベース面積を縮小す
る方法がある。

また、多結晶シリコン抵抗および金属配線を厚い分離酸
化膜上に形成して配線容量を低減する方法が一般に採用
される。

一方、ベース抵抗も低減する必要がある。これには、不
活性ベース層を低抵抗化するとともに、可能な限りエミ
ッタ領域に近接させ、また、エミツタ幅を細くしてエミ
ッタ直下の活性ベース層の抵抗を減少させることが考え
られる。

また、を流利得帯域幅積は大きくすることが必要である
。これは、エミッタ接合およびベース接合を浅接合化す
るとともに、コレクタのエピタキシャル層を薄くするこ
とが有効である。

これらの事項を実現することを目的としてｔｉ案された
従来技術として、特開昭６３−１０７１６７号公報に開
示された製造方法を説明する。

第２図（Ａ）ないし第２図（Ｆ）は上記公報に示された
従来の半導体集積回路装置の製造方法の工程断面図であ
り、まず、第２図（Ａ）に示すように、Ｐ”型シリコン
基Ｆｉ２０１（以下、基板という）上にＮ°型埋込層２
０２、素子分離用の分Ｍ＃化膜２０３、Ｎ−型エピタキ
シャル層２０４、コレクタ引き出し領域２０５を形成し
た後、基板２０１上に多結晶シリコン２０６を形成し、
この上にシリコン窒化１２０７ａ、２０７ｂを形成する
。

次に、シリコン窒化ｌ！２０７ａ、２０７ｂをマスクと
してｉ！択酸酸化行ない、第２図（Ｂ）に示すように、
多結晶シリコン酸化膜２０８　ａ、２０８　ｂ２０８Ｃ
を得る。

続いて、多結晶シリコン２０６ａ、２０６ｂ中に硼素を
イオン注入し、第２図（Ｃ）に示すように、エミッタお
よびコレクタとなる基板２０１の表面を露出させ、さら
にシリコン酸化膜２０９ａ２０９ｂを形成する。

このとき、多結晶シリコン２０６ａ、２０６ｂから硼素
が拡散し、高７農度不活性ヘース２１０も形成される。

次に、第２図（Ｄ）に示すように、硼素をイオン注入し
て高１度不活性ベース２１０に延在する活性ベース２【
１を形成し、続いてＣＶＤ１１２１２を全面に被着する
。

続いて、反応性イオンエツチングを用いて、第２１ＥＩ
（Ｅ）に示すように、エミッタおよびコレクタ″ｇ１ｉ
取出部を開口する。

次に、第２図（Ｆ）に示すように、砒素ドープ多結晶シ
リコン２１３を形成し、ここからの拡散によりエミッタ
２１５を形成する。

最後にコンタクトホールを開口し、金属電陽２１６ａ、
２１６ｂ、２１６ｃ、２１６ｄの形成を行なう。

以上の方法により、活性ベース２１１およびエミッタ２
１５の浅接合化ならびにエミツタ幅の微細化を実現した
。

また、ベース・コレクタ間接合容量も大幅に低減するこ
とが可能になり、トランジスタの高速動作性能を改善で
きた。

（発明が解決しようとする課題） しかしながら、上記製造方法を用いて得られる半導体集
積回路装置は、以下に述べる問題点を有していた。

すなわち上記製造方法では、素子分離が完了した基板に
多結晶シリコン２０６を形成した後、シリコン窒化１ｌ
Ｉ２０７ａ、２０７ｂのパターンをホトリソグラフィ技
術を用いて形成している。

このシリコン窒化膜２０７ａ、２０７ｂのパターンで分
離領域に対するエミッタ領域の位置が基本的に決定され
ることになる。

バイポーラトランジスタの高速性能を向上させるために
、ベース抵抗は小さい方が好ましく、第２図（Ｆ）で示
したように、エミッタ領域の両側からベースを引き出す
構造がしばしば用いられる。

このため、シリコン窒化膜２０７ａ、２０７ｂ（７）パ
ターンは分離された領域の中心に対して対称になってい
ることが望ましいが、ホトリソグラフィ技術を用いてい
るため、合わせずれが生して、極端な場合、片側のベー
スの引き出しが不可能となる場合がある。

したがって、このホトリソグラフィ工程によって、バイ
ポーラトランジスタの性能が大きく変化する。この結果
、分離領域形成の際、シリコン窒化膜２０７ａ、２０７
ｂのパターン形成のためのマスク合わせ余裕をあらかじ
め充分確保しておく必要があり、素子動作上の必要以上
に、ベースコレクタ接合面積を拡大せざるを得ないとい
う欠点があった。

さらに、上記製造方法では、素子分離された領域の内側
にホトリソグラフィ技術を用いてさらに微細なパターン
を形成する必要があるため、素子分離される領域をホト
リソグラフィ技術の最小寸法まで微細にすることは不可
能であった。

この発明は、前記従来技術が持っていた問題点のうち、
素子分離された領域の内側にホトリソグラフィ技術を用
いて、さらに微細なパターンを形成することに起因する
素子分離間の寸法をホトリソグラフィ技術の最小寸法に
することができない点と、バイポーラトランジスタの高
性能化を妨げている点について解決したバイポーラ型半
導体集積回路装置の製造方法を提供するものである。

（ｉ１題を解決するための手段） この発明は前記問題点を解決するために、バイポーラ型
半導体集積回路装置の製造方法において、エピタキシャ
ル層を形成した半導体基板に形成した絶縁分離用の溝に
絶縁膜を介して第１多結晶シリコン上にそれを種として
第２多結晶シリコンを形成する工程と、この第２多結晶
シリコンをマスクとして絶縁膜の所定領域を等方エツチ
ングにより除去する工程とを導入したものである。

（作　用） この発明によれば、バイポーラ型半導体集積回路装置の
製造方法において、以上のような工程を導入したので、
分離溝上に絶縁膜を介して第１多結晶シリコンおよび第
２多結晶シリコンの形成後ベース・エミッタとなる領域
とコレクタ引き出し６１　域に第２多結晶シリコンをマ
スクとして等友釣に工、チングして、開口させ、その開
口した部分に多結晶シリコンを充填して半導体基板と第
２多結晶シリコンを連結して、引き出し電極を形成し、
したがって、前記問題点を除去できる。

（実施例） 以下、この発明のバイポーラ型半導体集積回路装置の製
造方法の実施例を図面を参照して詳細に説明する。第１
図（Ａ）〜第１図（Ｑ）はその一実施例を説明するため
の工程断面図である。

第１図（Ａ）はＰ型基板１０１の１主面にＮ°型埋込Ｎ
　ｊｌ域１０２を形成し、その上にＮ−型エピタキシャ
ル層１０３を形成したところを示す。

続いて、第１図（Ｂ）に示すように、ホトリソグラフィ
技術を用いて、将来素子領域を形成する領域上にレジス
トのパターン１０４ａ、１０４ｂを形成する。このとき
、高速の性能を必要とするトランジスタには、ホトリソ
グラフィ技術の最小寸法で、レジストのパターン１０４
ａ、１０４ｂを形成することが可能である。

次に、第１図（Ｃ）に示すように、このレジストのパタ
ーン１０４ａ、１０４ｂをエツチングのマスクとして用
いて、Ｎ−型エピタキシャル層１０３、Ｎ゛型埋込層領
域１０２、Ｐ型基板１０１の異方性エツチングを行なう
ことにより、素子の絶縁分離のための分離溝Ａを形成す
る。

このとき、Ｎ゛型埋込ＩＩ　ＳＪｌ域１０．２が存在す
る部分のエツチングはＮ゛型理込層領域１０２より下部
に存在するＰ型基板１０１までエツチングしないように
する。エツチングを行なった後、レジスト１０４ａ、１
０４ｂを除去する。

次に、第１図（Ｄ）に示すように、５００Å以下のシリ
コン窒化ｖＪ、１０５を絶縁膜として全面に形成する。

続いて、第１図（Ｅ）に示すように、異方性エツチング
を用いてシリコン窒化膜１０５をエツチングして、側壁
部のみにシリコン窒化＠１０５　ａ　。

１０５ｂ、１０５ｃ、１０５ｄを残留させる。

次に、第１図（Ｆ）に示すように（：ＶＤ　（化学的気
相成長）を用いて、全面に３０００人程度０シリコン酸
化膜１０６を形成する。

次に、第１図（Ｇ）に示すように、レジスト１０７を用
いて段差部を埋め込み、平坦化を行なう。

次に、このレジスト１０７とシリコン酸化膜１０６の等
速エツチングを行なうことにより、第１図（Ｉ］）に示
すように、将来エミッタ・ベースとなる領域１０Ｂとコ
レクタ引き出し領域１０９となる部分のＮ−型エピタキ
シャル層１０３を露出する。

次に、第１図（１）に示すように、熱酸化を行なって、
エミッタ・ベースとなる領域１０Ｂとコレクタ引き出し
領域１０９のＮ−型エピタキシャル層１０３に２００〜
５００人程度のシリコン酸化膜１！Ｏａ、１１０ｂを形
成する。

次に、ＣＶＤ法を用いて多結晶シリコン１１１を形成す
る。

次に、この多結晶シリコン１１１にイオン注入技術を用
いて、硼素を４０にｅＶ程度の加速エネルギでドーズ量
１０１３〜１０”ｃｓ−”を打ち込む。

続いて、レジストを用いて、段差部の平坦化を行なった
後、このレジストと多結晶シリコン１１１の等速エツチ
ングを行ない、エミ７り・ベースとなる領域１０８とコ
レクタ引き出し領域１０９となる部分のシリコン酸化膜
１ｆＯａ１１０ｂを第１図（Ｊ）に示すように、露出さ
せる。

次に、第１図（Ｋ）に示すように、選択多結晶シリコン
成長（例えば圧力２５　ｔｏｒｒ、　Ｈ！＝　８０Ｉｔ
　／Ｍ、　ＨｔＪ＝０．７１／Ｍ、　ＳｉＨ，Ｃｆ、＝
０．３３７！　／Ｍ＞を行なって、エミッタ・ベースと
なる領域１０８とコレクタ引き出し領域１０９の上を片
側ｔｏｏ。

〜２０００Ａ程度選択多結晶シリコン１１２ａ。

１１２ｂ、１１２ｃで覆うようにする。

このとき、多結晶シリコン１１１中にドープされた硼素
が選択的に成長させた選択多結晶シリコン１１２ａ、１
１２ｂ、１１２ｃ中にもドーピングされる。

続いて、第１図（Ｌ）に示すように、コレクタ引き出し
領域１０９の上をレジストで保護して、緩衝味ｆｌｌ　
？ｆ１．を用いて、エミッタ・ベースとなる領域１０Ｂ
のシリコン酸化１１１１１０ａを除去して、Ｐ型エピタ
キシャルＦｉ１０３を露出させる。

引き続き、第１図（Ｍ）に示すように、ＣＶＤ法を用い
て、多結晶シリコン１１３を形成して、シリコン酸化膜
！１０３を除去した後の空間を埋めて、選択的に成長さ
せた選択多結晶シリコン１１２ａ、１１２ｂ、１１２ｃ
とＮ−型エピタキシャル層１０３を接続する。

次に凹部にレジストを埋め込んだ後、イオン注入法を用
いて、２０〜４０ＫｅＶの加速エネルギでドーズ量１０
１５〜ｌ　Ｑ　”　ｃｍ　−”の硼素を多結晶シリコン
１１３中に打ち込む。

次に凹部のレジストを除去した後、８００〜９００℃で
熱酸化を行なって、凹部の底部に形成された多結晶シリ
コン１１３を第１図（Ｎ）に示すように、シリコン酸化
ＷＩ４１１４とする。

このとき、高濃度に硼素をドープした多結晶シリコン領
域は底部の多結晶シリコン領域に比べて酸化速度が速く
、２〜３倍の膜厚のシリコン酸化膜１１４が形成される
ことになる。

次に、第１図（０）に示すように、シリコン酸化膜１１
４の異方性エツチングを行なって、Ｐ−型エピタキシャ
ル層１０３を露出させる。このとき、多結晶シリコン１
１３上のシリコン酸化膜１１４は膜厚の差のため、残留
する。

続いて、Ｎ−型エピタキシャル層１０３を薄く酸化して
５０〜１００人程度のシリコン酸化［（図示せず）を形
成したのち、レジストパターンを用い、ベース領域のみ
選択的にイオン注入法で硼素を打ち込み（加速エネルギ
はｌＯ〜３ＱＫｅＶ、ドーズ量は１０１３（Ｊ−”程度
）、レジストを除去する。

次に、アニーを行なって内部ベース領域１１６と選択多
結晶シリコン１１２ａ、１１２ｂからの硼素の拡散によ
って形成される外部ベース領域１１５ａ、１１５ｂを内
部ベース領域１１６と接続する。

次に、第１図（Ｐ）に示すように、Ｎ−型エビタキシャ
ルＪｉｌ１０３上の薄いシリコン酸化膜（図示せず）を
除去した後、多結晶シリコンを形成し、イオン注入法を
用いて砒素をこの多結晶シリコンに注入しく加速エネル
ギは４０ＫｅＶ程度、ドーズ量はＩＱ”ｃｍ−”程度）
　　エミッタ多結晶シリコン電極１１７ａ、コレクタ多
結晶シリコン電極１１７ｂを形成する。

砒素をドーピングした多結晶シリコン１１７ａ１１７ｂ
をシリコン酸化膜１１８で覆った後、アニールを行なっ
て、多結晶シリコン１１７ａ。

ｔｔｒｂからの砒素の拡散によりエミ・ツタ領域１１９
を形成する。

このとき、コレクタ引き出し部１２０にも砒素が拡散さ
れてコレクタ抵抗を引き下げる。

この後に、第１図（Ｑ）に示すように、エミ・ツタ。

ベース。コレクタのコンタクトホールを開孔し、さらに
金属電極１２１ａ、１２１ｂ、１２１ｃを形成する。

（発明の効果） 以上詳細に説明したように、この発明によれば、半導体
基板上のエピタキシャル層を異方性エツチングして分離
を形成し、この分離溝に絶縁膜を介して第１の多結晶シ
リコンを形成した後、これを種として第２の多結晶シリ
コンをエミッタ・ベースとなる領域とコレクタ引き出し
領域に開口して、その部分の絶縁膜を等友釣エツチング
で除去するようにしたので、従来のそれと較べて素子分
離とベース・エミッタ領域形成をマスク合わせすること
なく、セルファラインで行なうことが可能となるため、
工程の縮小が可能となるとともに、ホトリソグラフィ技
術で得られる最小寸法を用いてベース領域を形成するこ
とが可能となり、ベース・コレクタ接合面積の大幅な縮
小化が実現できる。

また、ベース・コレクタ接合面積のベース・コレクタ間
寄生容置ＣｔＣの削減となりトランジスタの動作速度を
大幅に向上させることが可能となる。

【図面の簡単な説明】

第１図（Ａ）ないし第１図（Ｑ）はこの発明のバイポー
ラ型半導体集積回路装置の製造方法の一実施例を説明す
るための工程断面図、第２図（Ａ）ないし第２図（Ｆ）
は従来の半導体集積回路装置の製造方法を説明するため
の工程断面図である。 １０１・・・Ｐ型基板、１０２・・・Ｎ゛型埋込層領域
、１０３・＝Ｎ−Ｎ−型エピタキシャルｌ　Ｏ５ａ−１
０５ｄ・・・シリコン窒化膜、１０６，１１０ａ、１１
０ｂ１１４．１１８・・・シリコン酸化膜、１１１１１
３１１７ａ、１１７ｂ・・・多結晶シリコン、１１２ａ
〜１１２Ｃ・・・選択多結晶シリコン、１１５ａ。 １１５ｂ・・・外部ベース、１１６・・・内部ベース領
域、１１９・・・エミッタ領域、１２０・・・コレクタ
引き出し部、１２１ａ−１２１ｃ・・・金属電極、Ａ・
・・分離溝。

Claims (3)

【特許請求の範囲】
1. （１）（ａ）埋込層とエピタキシャル層を順次形成した
   半導体基板にエミッタ・ベースとなる領域とコレクタ引
   き出し領域を除いて異方性エッチングにより上記半導体
   基板上に絶縁分離のための分離溝を形成する工程と、 （ｂ）上記分離溝形成後上記半導体基板の表面に絶縁膜
   を形成する工程と、 （ｃ）上記分離溝内に第１の多結晶シリコンを形成する
   工程と、 （ｄ）上記第１の多結晶シリコンを種として上記エミッ
   タ・ベースとなる領域および上記コレクタ引き出し領域
   の表面を開口して第２の多結晶シリコンを形成する工程
   と、 （ｅ）上記第２の多結晶シリコンをマスクとして上記開
   口した部分の上記絶縁膜を等方的にエッチングして除去
   することにより、上記半導体基板を露出させる工程と、 （ｆ）上記露出した上記半導体基板と上記第２のシリコ
   ン膜との間をシリコン材で充填することによりシリコン
   の引き出し電極を形成する工程と、よりなるバイポーラ
   型半導体集積回路装置の製造方法。
2. （２）上記引き出し電極の表面を酸化して形成した酸化
   膜の開口部に上記半導体基板に接続した第２の引き出し
   電極を形成することを特徴とする請求項１記載のバイポ
   ーラ型半導体集積回路装置の製造方法。
3. （３）上記第２の多結晶シリコンは上記第１の多結晶シ
   リコンにドープした硼素がドープされる選択多結晶シリ
   コンの形成後に形成されることを特徴とする請求項１記
   載のバイポーラ型半導体集積回路装置の製造方法。