JPH05206451A - Ｍｏｓｆｅｔおよびその製造方法 - Google Patents
Ｍｏｓｆｅｔおよびその製造方法Info
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- JPH05206451A JPH05206451A JP4271635A JP27163592A JPH05206451A JP H05206451 A JPH05206451 A JP H05206451A JP 4271635 A JP4271635 A JP 4271635A JP 27163592 A JP27163592 A JP 27163592A JP H05206451 A JPH05206451 A JP H05206451A
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- H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/117—Oxidation, selective
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】半導体基板（１）の所定の領域上に設けたゲー
ト絶縁膜（８）と、ゲート絶縁膜（８）上に設けられ、
底部から上部に向かって幅が大きくなるゲート電極（９
Ａ）と、ゲート電極（９Ａ）の両側に位置し、熱酸化工
程により設けた側壁酸化膜（８１）と、側壁酸化膜（８
１）の両側に設けられ、底部から上部に向かって幅が小
さくなる側壁導電膜（７Ａ）と、ゲート絶縁膜（８）の
両側の半導体基板（１）の表面領域の側壁導電膜（７
Ａ）の下に設けたソース・ソレイン領域（２５）と、側
壁導電膜（７Ａ）の両側に設けた電極取出し用の導電膜
（４）とを含んでなる構成。 【効果】一般のフォトリソグラフィー工程を使用して、
自己整合的にゲート電極を形成でき、ゲート長が０．２
μｍ級の微細なＭＯＳＦＥＴを製造できる。
ト絶縁膜（８）と、ゲート絶縁膜（８）上に設けられ、
底部から上部に向かって幅が大きくなるゲート電極（９
Ａ）と、ゲート電極（９Ａ）の両側に位置し、熱酸化工
程により設けた側壁酸化膜（８１）と、側壁酸化膜（８
１）の両側に設けられ、底部から上部に向かって幅が小
さくなる側壁導電膜（７Ａ）と、ゲート絶縁膜（８）の
両側の半導体基板（１）の表面領域の側壁導電膜（７
Ａ）の下に設けたソース・ソレイン領域（２５）と、側
壁導電膜（７Ａ）の両側に設けた電極取出し用の導電膜
（４）とを含んでなる構成。 【効果】一般のフォトリソグラフィー工程を使用して、
自己整合的にゲート電極を形成でき、ゲート長が０．２
μｍ級の微細なＭＯＳＦＥＴを製造できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴ（メタル
オキサイド セミコンダクタ フィールド イフェクト
トランジスタ(Metal Oxide Semiconductor Field Effec
t Transistor））およびその製造方法に係り、特に、ゲ
ート長（チャネル長）が０．２μｍ級の微細なＭＯＳＦ
ＥＴに適用するのに好適な技術に関する。
オキサイド セミコンダクタ フィールド イフェクト
トランジスタ(Metal Oxide Semiconductor Field Effec
t Transistor））およびその製造方法に係り、特に、ゲ
ート長（チャネル長）が０．２μｍ級の微細なＭＯＳＦ
ＥＴに適用するのに好適な技術に関する。
【０００２】
【従来の技術】図４は、公知の従来の方法により製造さ
れたＭＯＳＦＥＴの断面図である。
れたＭＯＳＦＥＴの断面図である。
【０００３】まず、シリコン基板１上にゲート酸化シリ
コン膜８５を形成した後、多結晶シリコン膜を形成し、
選択的にエッチングしてゲート電極９５を形成する。そ
の後、イオン注入工程を行なってソース・ドレイン領域
２２を形成し、続いて、ゲート電極９５とゲート酸化シ
リコン膜８５の側壁に側壁絶縁膜７５を形成する。次い
で、絶縁膜（酸化シリコン膜）７７をその上に形成す
る。次に、絶縁膜７７にコンタクトホールをあけた後、
金属膜７９を形成する。
コン膜８５を形成した後、多結晶シリコン膜を形成し、
選択的にエッチングしてゲート電極９５を形成する。そ
の後、イオン注入工程を行なってソース・ドレイン領域
２２を形成し、続いて、ゲート電極９５とゲート酸化シ
リコン膜８５の側壁に側壁絶縁膜７５を形成する。次い
で、絶縁膜（酸化シリコン膜）７７をその上に形成す
る。次に、絶縁膜７７にコンタクトホールをあけた後、
金属膜７９を形成する。
【０００４】
【発明が解決しようとする課題】図４に示した従来のＭ
ＯＳＦＥＴの製造方法においては、次のような問題があ
った。
ＯＳＦＥＴの製造方法においては、次のような問題があ
った。
【０００５】第１に、一般的なフォトリソグラフィー工
程では、パタン寸法が微細なので、光の干渉および回折
効果が増加し、解像力が低下して、０．５μｍ以下の工
程は非常に困難である。
程では、パタン寸法が微細なので、光の干渉および回折
効果が増加し、解像力が低下して、０．５μｍ以下の工
程は非常に困難である。
【０００６】第２に、位相反転（フェイズ シフティン
グ(phase shifting)）フォトリソグラフィー工程を使用
するとしても、自己整合的にゲート電極を形成できない
ので、ＭＯＳＦＥＴの特性が不安定になる。
グ(phase shifting)）フォトリソグラフィー工程を使用
するとしても、自己整合的にゲート電極を形成できない
ので、ＭＯＳＦＥＴの特性が不安定になる。
【０００７】第３に、ゲート長が０．２μｍ級のＭＯＳ
ＦＥＴが形成できたとしても、ソース・ドレイン領域の
大きさはコンタクトを取るために大きくしなければなら
ない。
ＦＥＴが形成できたとしても、ソース・ドレイン領域の
大きさはコンタクトを取るために大きくしなければなら
ない。
【０００８】本発明の目的は、これらの問題を解決し、
一般のフォトリソグラフィー工程を使用しながら自己整
合的にゲート電極を形成できるゲート長が０．２μｍ級
のＭＯＳＦＥＴおよびその製造方法を提供することにあ
る。
一般のフォトリソグラフィー工程を使用しながら自己整
合的にゲート電極を形成できるゲート長が０．２μｍ級
のＭＯＳＦＥＴおよびその製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＭＯＳＦＥＴは、半導体基板（１）の所定
の領域上に設けたゲート絶縁膜（８）と、上記ゲート絶
縁膜（８）上に設けられ、底部から上部に向かって幅が
大きくなるゲート電極（９Ａ）と、上記ゲート電極（９
Ａ）の両側に位置し、熱酸化工程により設けた側壁酸化
膜（８１）と、側壁酸化膜（８１）の両側に設けられ、
底部から上部に向かって幅が小さくなる側壁導電膜（７
Ａ）と、上記ゲート絶縁膜（８）の両側の上記半導体基
板（１）の表面領域の上記側壁導電膜（７Ａ）の下に設
けたソース・ソレイン領域（２５）と、上記側壁導電膜
（７Ａ）の両側に設けた電極取出し用の導電膜（４）と
を含んでなることを特徴とする。
に、本発明のＭＯＳＦＥＴは、半導体基板（１）の所定
の領域上に設けたゲート絶縁膜（８）と、上記ゲート絶
縁膜（８）上に設けられ、底部から上部に向かって幅が
大きくなるゲート電極（９Ａ）と、上記ゲート電極（９
Ａ）の両側に位置し、熱酸化工程により設けた側壁酸化
膜（８１）と、側壁酸化膜（８１）の両側に設けられ、
底部から上部に向かって幅が小さくなる側壁導電膜（７
Ａ）と、上記ゲート絶縁膜（８）の両側の上記半導体基
板（１）の表面領域の上記側壁導電膜（７Ａ）の下に設
けたソース・ソレイン領域（２５）と、上記側壁導電膜
（７Ａ）の両側に設けた電極取出し用の導電膜（４）と
を含んでなることを特徴とする。
【００１０】また、本発明のＭＯＳＦＥＴは、上記電極
取出し用の導電膜（４）を、半導体基板（１）の所定の
領域に設けた素子分離用絶縁膜（２）上に設けたことを
特徴とする。
取出し用の導電膜（４）を、半導体基板（１）の所定の
領域に設けた素子分離用絶縁膜（２）上に設けたことを
特徴とする。
【００１１】また、本発明のＭＯＳＦＥＴの製造方法
は、半導体基板（１）上の所定の領域に素子分離用絶縁
膜（２）を設けて活性領域を規定した後、所定の箇所に
選択的に、少なくとも１層の導電膜からなる第１の導電
膜（４）と第１の絶縁膜（５）からなる積層体を設ける
第１の工程（Ａ、Ｂ）と、上記半導体基板（１）上に第
２の導電膜（７）を設けた後、エッチバックを行なって
上記積層体（４、５）の側壁に側壁導電膜（７Ａ）を設
ける第２の工程（Ｃ、Ｄ）と、上記半導体基板（１）の
露出した部分にゲート絶縁膜（８）を設け、かつ、上記
側壁導電膜（７Ａ）の上面に第２の絶縁膜（８１）を設
ける第３の工程（Ｅ）と、上記第２の絶縁膜（８１）上
から上記ゲート酸化膜（８）上にかけてゲート電極（９
Ａ）を設ける第４の工程（Ｅ、Ｆ）と、第３の絶縁膜
（１０）を設けた後、上記第３の絶縁膜（１０）、上記
第２の絶縁膜（８１）、および上記第１の絶縁膜（５）
をエッチングして、上記第１の導電膜（４）を露出し、
さらに、上記ゲート絶縁膜（８）の両側で上記側壁導電
膜（７Ａ）の下の上記半導体基板（１）の表面領域に不
純物をドープしてソース・ドレイン領域（２５）を設け
る第５の工程（Ｆ、Ｇ）と、第４の絶縁膜（１１）を設
けた後、上記第１の導電膜（４）上の上記第４の絶縁膜
（１１）にコンタクトホールをあけ、上記コンタクトホ
ール内を含む所定の部分に第３の導電膜（１２）を設け
る第６の工程（Ｈ）とを含んでなることを特徴とする。
は、半導体基板（１）上の所定の領域に素子分離用絶縁
膜（２）を設けて活性領域を規定した後、所定の箇所に
選択的に、少なくとも１層の導電膜からなる第１の導電
膜（４）と第１の絶縁膜（５）からなる積層体を設ける
第１の工程（Ａ、Ｂ）と、上記半導体基板（１）上に第
２の導電膜（７）を設けた後、エッチバックを行なって
上記積層体（４、５）の側壁に側壁導電膜（７Ａ）を設
ける第２の工程（Ｃ、Ｄ）と、上記半導体基板（１）の
露出した部分にゲート絶縁膜（８）を設け、かつ、上記
側壁導電膜（７Ａ）の上面に第２の絶縁膜（８１）を設
ける第３の工程（Ｅ）と、上記第２の絶縁膜（８１）上
から上記ゲート酸化膜（８）上にかけてゲート電極（９
Ａ）を設ける第４の工程（Ｅ、Ｆ）と、第３の絶縁膜
（１０）を設けた後、上記第３の絶縁膜（１０）、上記
第２の絶縁膜（８１）、および上記第１の絶縁膜（５）
をエッチングして、上記第１の導電膜（４）を露出し、
さらに、上記ゲート絶縁膜（８）の両側で上記側壁導電
膜（７Ａ）の下の上記半導体基板（１）の表面領域に不
純物をドープしてソース・ドレイン領域（２５）を設け
る第５の工程（Ｆ、Ｇ）と、第４の絶縁膜（１１）を設
けた後、上記第１の導電膜（４）上の上記第４の絶縁膜
（１１）にコンタクトホールをあけ、上記コンタクトホ
ール内を含む所定の部分に第３の導電膜（１２）を設け
る第６の工程（Ｈ）とを含んでなることを特徴とする。
【００１２】また、本発明のＭＯＳＦＥＴの製造方法
は、上記第２の工程の後、上記半導体基板（１）のエッ
チング・ダメージを減少するために、アニール工程を行
ない、それにより成長した酸化膜を除去した後、上記第
３の工程において上記ゲート絶縁膜（８）を設けること
を特徴とする。
は、上記第２の工程の後、上記半導体基板（１）のエッ
チング・ダメージを減少するために、アニール工程を行
ない、それにより成長した酸化膜を除去した後、上記第
３の工程において上記ゲート絶縁膜（８）を設けること
を特徴とする。
【００１３】また、本発明のＭＯＳＦＥＴの製造方法
は、上記第３の工程において、上記第２の絶縁膜（８
１）を熱酸化により設けることを特徴とする。
は、上記第３の工程において、上記第２の絶縁膜（８
１）を熱酸化により設けることを特徴とする。
【００１４】また、本発明のＭＯＳＦＥＴの製造方法
は、上記第５の工程の上記エッチング工程において、上
記側壁導電膜（７Ａ）もエッチングし、上記第３の絶縁
膜（１０）、上記第２の絶縁膜（８１）、および上記第
１の絶縁膜（５）と、上記側壁導電膜（７Ａ）とのエッ
チング比を１：１にしてこれらをエッチングすることを
特徴とする。
は、上記第５の工程の上記エッチング工程において、上
記側壁導電膜（７Ａ）もエッチングし、上記第３の絶縁
膜（１０）、上記第２の絶縁膜（８１）、および上記第
１の絶縁膜（５）と、上記側壁導電膜（７Ａ）とのエッ
チング比を１：１にしてこれらをエッチングすることを
特徴とする。
【００１５】
【作用】本発明のＭＯＳＦＥＴでは、上記の構造を有す
るので、ゲート長が０．２μｍ級の微細なＭＯＳＦＥＴ
を提供できる。
るので、ゲート長が０．２μｍ級の微細なＭＯＳＦＥＴ
を提供できる。
【００１６】また、本発明のＭＯＳＦＥＴの製造方法で
は、上記の工程により、一般のフォトリソグラフィー工
程を使用して、自己整合的にゲート電極を形成でき、ゲ
ート長が０．２μｍ級の微細なＭＯＳＦＥＴを製造でき
る。
は、上記の工程により、一般のフォトリソグラフィー工
程を使用して、自己整合的にゲート電極を形成でき、ゲ
ート長が０．２μｍ級の微細なＭＯＳＦＥＴを製造でき
る。
【００１７】
【実施例】図１（Ａ）、（Ｂ）、図２（Ｃ）〜（Ｅ）、
および図３（Ｆ）〜（Ｈ）は、それぞれ本発明の一実施
例のＭＯＳＦＥＴの製造方法を示す工程断面図である。
また、図３（Ｈ）は、これらの工程により完成した本発
明の一実施例のＭＯＳＦＥＴの断面構造を示す。
および図３（Ｆ）〜（Ｈ）は、それぞれ本発明の一実施
例のＭＯＳＦＥＴの製造方法を示す工程断面図である。
また、図３（Ｈ）は、これらの工程により完成した本発
明の一実施例のＭＯＳＦＥＴの断面構造を示す。
【００１８】まず、図１（Ａ）に示すように、シリコン
基板１上に素子分離用のフィールド酸化シリコン膜２を
形成して、活性領域を規定する。次に、酸化シリコン膜
３、不純物をドープしない多結晶シリコン膜・ポリサイ
ド膜の積層からなる導電膜４、およびＣＶＤ法による酸
化シリコン膜５を順次形成する。酸化シリコン膜３は、
後のエッチング工程におけるエッチングストッパおよび
シリコン基板１の保護の機能を果たす。次に、ＭＯＳＦ
ＥＴの形成領域を決める図１（Ａ）に示すような形状の
フォトレジスト膜６を形成する。
基板１上に素子分離用のフィールド酸化シリコン膜２を
形成して、活性領域を規定する。次に、酸化シリコン膜
３、不純物をドープしない多結晶シリコン膜・ポリサイ
ド膜の積層からなる導電膜４、およびＣＶＤ法による酸
化シリコン膜５を順次形成する。酸化シリコン膜３は、
後のエッチング工程におけるエッチングストッパおよび
シリコン基板１の保護の機能を果たす。次に、ＭＯＳＦ
ＥＴの形成領域を決める図１（Ａ）に示すような形状の
フォトレジスト膜６を形成する。
【００１９】次に、フォトレジスト膜６をマスクとし
て、酸化シリコン膜３、導電膜４、および酸化シリコン
膜５をＲＩＥ（リアクティブ イオン エッチング）法を
用いてエッチングして、図１（Ｂ）に示すようにフィー
ルド酸化シリコン膜２上に残した後、露出したシリコン
基板１面のチャネルとなる領域にイオン注入工程により
所定の不純物をドープする。この後、フォトレジスト膜
６を除去する（イオン注入工程の前に除去してもよ
い）。
て、酸化シリコン膜３、導電膜４、および酸化シリコン
膜５をＲＩＥ（リアクティブ イオン エッチング）法を
用いてエッチングして、図１（Ｂ）に示すようにフィー
ルド酸化シリコン膜２上に残した後、露出したシリコン
基板１面のチャネルとなる領域にイオン注入工程により
所定の不純物をドープする。この後、フォトレジスト膜
６を除去する（イオン注入工程の前に除去してもよ
い）。
【００２０】次に、図２（Ｃ）に示すように、不純物を
ドープしない多結晶シリコン膜７を厚さ２０００Å程度
堆積する。
ドープしない多結晶シリコン膜７を厚さ２０００Å程度
堆積する。
【００２１】次に、再びＲＩＥ法を用いて、多結晶シリ
コン膜７をエッチバックして図２（Ｄ）に示すように、
導電膜４および酸化シリコン膜５の側壁に側壁多結晶シ
リコン膜７Ａを形成する。続いて、シリコンエッチング
ダメージを取り除くために、アニールを行ない、このと
き、成長した酸化シリコン膜（図示省略）を除去する。
コン膜７をエッチバックして図２（Ｄ）に示すように、
導電膜４および酸化シリコン膜５の側壁に側壁多結晶シ
リコン膜７Ａを形成する。続いて、シリコンエッチング
ダメージを取り除くために、アニールを行ない、このと
き、成長した酸化シリコン膜（図示省略）を除去する。
【００２２】次に、図２（Ｅ）に示すように、シリコン
基板１表面を酸化してゲート酸化シリコン膜８を形成す
る。このとき、側壁多結晶シリコン膜７Ａの上面に酸化
シリコン膜８１が形成されるが、この酸化シリコン膜８
１は、シリコン基板１の酸化により形成される酸化シリ
コン膜８の厚さに比べて厚さが３倍程度に育つので、こ
の酸化シリコン膜８１により側壁多結晶シリコン膜７Ａ
と後で形成されるゲート電極とが絶縁される。もし、こ
の酸化シリコン膜８１の厚さがそれで不足するような
ら、この酸化工程の前で、側壁多結晶シリコン膜７Ａの
形成後に、側壁多結晶シリコン膜７Ａの上面に５００Å
程度の薄い酸化シリコン膜（図示せず）を堆積して、絶
縁性を増してもよい。次に、ゲート電極となる多結晶シ
リコン膜９をシリコン基板１上に堆積する。
基板１表面を酸化してゲート酸化シリコン膜８を形成す
る。このとき、側壁多結晶シリコン膜７Ａの上面に酸化
シリコン膜８１が形成されるが、この酸化シリコン膜８
１は、シリコン基板１の酸化により形成される酸化シリ
コン膜８の厚さに比べて厚さが３倍程度に育つので、こ
の酸化シリコン膜８１により側壁多結晶シリコン膜７Ａ
と後で形成されるゲート電極とが絶縁される。もし、こ
の酸化シリコン膜８１の厚さがそれで不足するような
ら、この酸化工程の前で、側壁多結晶シリコン膜７Ａの
形成後に、側壁多結晶シリコン膜７Ａの上面に５００Å
程度の薄い酸化シリコン膜（図示せず）を堆積して、絶
縁性を増してもよい。次に、ゲート電極となる多結晶シ
リコン膜９をシリコン基板１上に堆積する。
【００２３】次に、図３（Ｆ）に示すように、ＲＩＥ法
を用いて多結晶シリコン膜９をエッチングして所定の厚
さのゲート電極９Ａを形成した後、ゲート電極９Ａを絶
縁するための酸化シリコン膜１０を堆積する。
を用いて多結晶シリコン膜９をエッチングして所定の厚
さのゲート電極９Ａを形成した後、ゲート電極９Ａを絶
縁するための酸化シリコン膜１０を堆積する。
【００２４】次に、図３（Ｇ）に示すように、再びＲＩ
Ｅ法を用いて酸化シリコン膜１０、８１、５および側壁
多結晶シリコン膜７Ａをエッチングして、側壁多結晶シ
リコン膜７Ａの上部を平坦にし、導電膜４を露出する。
なお、このとき、側壁多結晶シリコン膜７Ａと酸化シリ
コン膜１０、８１、５とのエッチング比は、１：１にす
るのが望ましい。この後、イオン注入工程を行なって、
ゲート絶縁膜８および酸化シリコン膜８１の両側のシリ
コン基板１の表面領域の側壁多結晶シリコン膜７Ａの下
にソース・ドレイン領域２５を形成する。なお、この工
程で、側壁多結晶シリコン膜７Ａにも不純物がドープさ
れて電気的に導電化される。
Ｅ法を用いて酸化シリコン膜１０、８１、５および側壁
多結晶シリコン膜７Ａをエッチングして、側壁多結晶シ
リコン膜７Ａの上部を平坦にし、導電膜４を露出する。
なお、このとき、側壁多結晶シリコン膜７Ａと酸化シリ
コン膜１０、８１、５とのエッチング比は、１：１にす
るのが望ましい。この後、イオン注入工程を行なって、
ゲート絶縁膜８および酸化シリコン膜８１の両側のシリ
コン基板１の表面領域の側壁多結晶シリコン膜７Ａの下
にソース・ドレイン領域２５を形成する。なお、この工
程で、側壁多結晶シリコン膜７Ａにも不純物がドープさ
れて電気的に導電化される。
【００２５】最後に、図３（Ｈ）に示すように、絶縁の
ための酸化シリコン膜１１を堆積し、導電膜４上の酸化
シリコン膜１１にコンタクトホールを形成した後、金属
膜１２を堆積し、導電膜４とコンタクトを取って、ＭＯ
ＳＦＥＴが完成する。
ための酸化シリコン膜１１を堆積し、導電膜４上の酸化
シリコン膜１１にコンタクトホールを形成した後、金属
膜１２を堆積し、導電膜４とコンタクトを取って、ＭＯ
ＳＦＥＴが完成する。
【００２６】以上のようにして製造したＭＯＳＦＥＴ
は、その断面構造が図３（Ｈ）に示される。すなわち、
ゲート電極９Ａの幅は、酸化シリコン膜８１に沿って底
部から上部に向かって徐々に広くなっている。また、ゲ
ート電極９Ａの両側には、酸化工程により形成した側壁
の酸化シリコン膜８１、堆積した側壁多結晶シリコン膜
７Ａ、積層した導電層４が存在する。ソース・ドレイン
領域２５は、ゲート電極９Ａの横の側壁多結晶シリコン
膜７Ａと酸化シリコン膜８１の下に形成されている。導
電膜４はフィールド酸化シリコン膜２の上に配置され、
また、金属膜１２がフィールド酸化シリコン膜２と導電
層４の上に位置し、導電膜４と接続されている。ソース
・ドレイン領域２５とゲート電極９Ａとは自己整合によ
り形成されている。また、ゲート電極９Ａは、従来技術
によるゲート電極と異なり、非常に薄くできる。
は、その断面構造が図３（Ｈ）に示される。すなわち、
ゲート電極９Ａの幅は、酸化シリコン膜８１に沿って底
部から上部に向かって徐々に広くなっている。また、ゲ
ート電極９Ａの両側には、酸化工程により形成した側壁
の酸化シリコン膜８１、堆積した側壁多結晶シリコン膜
７Ａ、積層した導電層４が存在する。ソース・ドレイン
領域２５は、ゲート電極９Ａの横の側壁多結晶シリコン
膜７Ａと酸化シリコン膜８１の下に形成されている。導
電膜４はフィールド酸化シリコン膜２の上に配置され、
また、金属膜１２がフィールド酸化シリコン膜２と導電
層４の上に位置し、導電膜４と接続されている。ソース
・ドレイン領域２５とゲート電極９Ａとは自己整合によ
り形成されている。また、ゲート電極９Ａは、従来技術
によるゲート電極と異なり、非常に薄くできる。
【００２７】上記のＭＯＳＦＥＴおよびその製造方法に
よれば、次のような効果が得られる。
よれば、次のような効果が得られる。
【００２８】第１に、従来の一般的なフォトリソグラフ
ィー工程を用いてゲート長が０．２μｍ級のＭＯＳＦＥ
Ｔを製造できる。
ィー工程を用いてゲート長が０．２μｍ級のＭＯＳＦＥ
Ｔを製造できる。
【００２９】第２に、実際の活性領域の長さが１μｍ程
度のＭＯＳＦＥＴを製造できる。
度のＭＯＳＦＥＴを製造できる。
【００３０】第３に、ソース・ドレイン領域２５の形成
用のイオン注入を側壁多結晶シリコン膜７Ａを通して行
なうので、ソース・ドレイン領域２５の浅い接合を形成
できる。
用のイオン注入を側壁多結晶シリコン膜７Ａを通して行
なうので、ソース・ドレイン領域２５の浅い接合を形成
できる。
【００３１】第４に、ソース・ドレイン領域２５とゲー
ト電極９Ａとを自己整合により形成できるので、ゲート
長が０．２μｍ級のゲート電極９Ａのフォトリソグラフ
ィーおよびエッチング工程を容易に行なうことができ
る。
ト電極９Ａとを自己整合により形成できるので、ゲート
長が０．２μｍ級のゲート電極９Ａのフォトリソグラフ
ィーおよびエッチング工程を容易に行なうことができ
る。
【００３２】第５に、ゲート電極９Ａとソース・ドレイ
ン領域２５とを熱酸化シリコン膜である側壁酸化シリコ
ン膜８１により絶縁できるので、最小限の酸化シリコン
膜の厚さで絶縁が可能になる。
ン領域２５とを熱酸化シリコン膜である側壁酸化シリコ
ン膜８１により絶縁できるので、最小限の酸化シリコン
膜の厚さで絶縁が可能になる。
【００３３】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例における図
１（Ａ）の工程で、導電膜４として、不純物をドープし
ない多結晶シリコン膜・ポリサイド膜の多層を設けた
が、この代わりに不純物をドープした、あるいは不純物
をドープしない単層の多結晶シリコン膜やポリサイド膜
を設けてもよい。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例における図
１（Ａ）の工程で、導電膜４として、不純物をドープし
ない多結晶シリコン膜・ポリサイド膜の多層を設けた
が、この代わりに不純物をドープした、あるいは不純物
をドープしない単層の多結晶シリコン膜やポリサイド膜
を設けてもよい。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
一般のフォトリソグラフィー工程を使用して、自己整合
的にゲート電極を形成でき、ゲート長が０．２μｍ級の
微細なＭＯＳＦＥＴを製造できる。
一般のフォトリソグラフィー工程を使用して、自己整合
的にゲート電極を形成でき、ゲート長が０．２μｍ級の
微細なＭＯＳＦＥＴを製造できる。
【図１】（Ａ）、（Ｂ）は、本発明の一実施例のＭＯＳ
ＦＥＴの製造方法を示す工程断面図である。
ＦＥＴの製造方法を示す工程断面図である。
【図２】（Ｃ）〜（Ｅ）は、本発明の一実施例のＭＯＳ
ＦＥＴの製造方法を示す工程断面図である。
ＦＥＴの製造方法を示す工程断面図である。
【図３】（Ｆ）〜（Ｈ）は、本発明の一実施例のＭＯＳ
ＦＥＴの製造方法を示す工程断面図である。
ＦＥＴの製造方法を示す工程断面図である。
【図４】従来の方法により製造されたＭＯＳＦＥＴの断
面図である。
面図である。
１…シリコン基板、２…フィールド酸化シリコン膜、３
…酸化シリコン膜、４…アンドープ多結晶シリコン膜・
ポリサイド膜の積層からなる導電膜、５…酸化シリコン
膜、６…フォトレジスト膜、７…アンドープ多結晶シリ
コン膜、７Ａ…側壁多結晶シリコン膜、８…ゲート酸化
シリコン膜、９…多結晶シリコン膜、９Ａ…ゲート電
極、１０…酸化シリコン膜、１１…酸化シリコン膜、１
２…金属膜、２５…ソース・ドレイン領域、８１…熱酸
化による酸化シリコン膜。
…酸化シリコン膜、４…アンドープ多結晶シリコン膜・
ポリサイド膜の積層からなる導電膜、５…酸化シリコン
膜、６…フォトレジスト膜、７…アンドープ多結晶シリ
コン膜、７Ａ…側壁多結晶シリコン膜、８…ゲート酸化
シリコン膜、９…多結晶シリコン膜、９Ａ…ゲート電
極、１０…酸化シリコン膜、１１…酸化シリコン膜、１
２…金属膜、２５…ソース・ドレイン領域、８１…熱酸
化による酸化シリコン膜。
Claims (6)
- 【請求項１】半導体基板（１）の所定の領域上に設けた
ゲート絶縁膜（８）と、上記ゲート絶縁膜（８）上に設
けられ、底部から上部に向かって幅が大きくなるゲート
電極（９Ａ）と、上記ゲート電極（９Ａ）の両側に位置
し、熱酸化工程により設けた側壁酸化膜（８１）と、側
壁酸化膜（８１）の両側に設けられ、底部から上部に向
かって幅が小さくなる側壁導電膜（７Ａ）と、上記ゲー
ト絶縁膜（８）の両側の上記半導体基板（１）の表面領
域の上記側壁導電膜（７Ａ）の下に設けたソース・ソレ
イン領域（２５）と、上記側壁導電膜（７Ａ）の両側に
設けた電極取出し用の導電膜（４）とを含んでなること
を特徴とするＭＯＳＦＥＴ。 - 【請求項２】上記電極取出し用の導電膜（４）を、半導
体基板（１）の所定の領域に設けた素子分離用絶縁膜
（２）上に設けたことを特徴とする請求項１記載のＭＯ
ＳＦＥＴ。 - 【請求項３】半導体基板（１）上の所定の領域に素子分
離用絶縁膜（２）を設けて活性領域を規定した後、所定
の箇所に選択的に、少なくとも１層の導電膜からなる第
１の導電膜（４）と第１の絶縁膜（５）からなる積層体
を設ける第１の工程（Ａ、Ｂ）と、 上記半導体基板（１）上に第２の導電膜（７）を設けた
後、エッチバックを行なって上記積層体（４、５）の側
壁に側壁導電膜（７Ａ）を設ける第２の工程（Ｃ、Ｄ）
と、 上記半導体基板（１）の露出した部分にゲート絶縁膜
（８）を設け、かつ、上記側壁導電膜（７Ａ）の上面に
第２の絶縁膜（８１）を設ける第３の工程（Ｅ）と、 上記第２の絶縁膜（８１）上から上記ゲート酸化膜
（８）上にかけてゲート電極（９Ａ）を設ける第４の工
程（Ｅ、Ｆ）と、 第３の絶縁膜（１０）を設けた後、上記第３の絶縁膜
（１０）、上記第２の絶縁膜（８１）、および上記第１
の絶縁膜（５）をエッチングして、上記第１の導電膜
（４）を露出し、さらに、上記ゲート絶縁膜（８）の両
側で上記側壁導電膜（７Ａ）の下の上記半導体基板
（１）の表面領域に不純物をドープしてソース・ドレイ
ン領域（２５）を設ける第５の工程（Ｆ、Ｇ）と、 第４の絶縁膜（１１）を設けた後、上記第１の導電膜
（４）上の上記第４の絶縁膜（１１）にコンタクトホー
ルをあけ、上記コンタクトホール内を含む所定の部分に
第３の導電膜（１２）を設ける第６の工程（Ｈ）とを含
んでなることを特徴とするＭＯＳＦＥＴの製造方法。 - 【請求項４】上記第２の工程の後、上記半導体基板
（１）のエッチング・ダメージを減少するために、アニ
ール工程を行ない、それにより成長した酸化膜を除去し
た後、上記第３の工程において上記ゲート絶縁膜（８）
を設けることを特徴とする請求項３記載のＭＯＳＦＥＴ
の製造方法。 - 【請求項５】上記第３の工程において、上記第２の絶縁
膜（８１）を熱酸化により設けることを特徴とする請求
項３記載のＭＯＳＦＥＴの製造方法。 - 【請求項６】上記第５の工程の上記エッチング工程にお
いて、上記側壁導電膜（７Ａ）もエッチングし、上記第
３の絶縁膜（１０）、上記第２の絶縁膜（８１）、およ
び上記第１の絶縁膜（５）と、上記側壁導電膜（７Ａ）
とのエッチング比を１：１にしてこれらをエッチングす
ることを特徴とする請求項３記載のＭＯＳＦＥＴの製造
方法。
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|---|---|---|---|
| KR1019910017727A KR940010564B1 (ko) | 1991-10-10 | 1991-10-10 | 전계효과 트랜지스터 및 그 제조방법 |
| KR1991-17727 | 1991-10-10 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| JP27163592A Expired - Fee Related JP3229665B2 (ja) | 1991-10-10 | 1992-10-09 | Ｍｏｓｆｅｔの製造方法 |
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| KR (1) | KR940010564B1 (ja) |
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| US6140677A (en) * | 1998-06-26 | 2000-10-31 | Advanced Micro Devices, Inc. | Semiconductor topography for a high speed MOSFET having an ultra narrow gate |
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| US6018179A (en) * | 1998-11-05 | 2000-01-25 | Advanced Micro Devices | Transistors having a scaled channel length and integrated spacers with enhanced silicidation properties |
| SE9901092L (sv) | 1999-03-25 | 2000-09-26 | Valmet Karlstad Ab | Upphängningsanordning för en vals |
| JP2000332242A (ja) * | 1999-05-21 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| TW490713B (en) | 1999-07-22 | 2002-06-11 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP2002170941A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
| JP2002373909A (ja) * | 2001-06-15 | 2002-12-26 | Mitsubishi Electric Corp | 半導体回路装置及びその製造方法 |
| US6784491B2 (en) * | 2002-09-27 | 2004-08-31 | Intel Corporation | MOS devices with reduced fringing capacitance |
| US7208361B2 (en) * | 2004-03-24 | 2007-04-24 | Intel Corporation | Replacement gate process for making a semiconductor device that includes a metal gate electrode |
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| US9018024B2 (en) * | 2009-10-22 | 2015-04-28 | International Business Machines Corporation | Creating extremely thin semiconductor-on-insulator (ETSOI) having substantially uniform thickness |
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| KR102167625B1 (ko) * | 2013-10-24 | 2020-10-19 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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| CN118866669B (zh) * | 2024-09-25 | 2024-12-24 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
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|---|---|---|---|---|
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| NL8105920A (nl) * | 1981-12-31 | 1983-07-18 | Philips Nv | Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. |
| US4442591A (en) * | 1982-02-01 | 1984-04-17 | Texas Instruments Incorporated | High-voltage CMOS process |
| US4546535A (en) * | 1983-12-12 | 1985-10-15 | International Business Machines Corporation | Method of making submicron FET structure |
| JPS6235570A (ja) * | 1985-08-08 | 1987-02-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62147777A (ja) * | 1985-12-20 | 1987-07-01 | Mitsubishi Electric Corp | Ｍｏｓ形電界効果トランジスタの製造方法 |
| JPS62235783A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| US4939154A (en) * | 1987-03-25 | 1990-07-03 | Seiko Instruments Inc. | Method of fabricating an insulated gate semiconductor device having a self-aligned gate |
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| JPH0728040B2 (ja) * | 1988-09-20 | 1995-03-29 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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| KR920003461A (ko) * | 1990-07-30 | 1992-02-29 | 김광호 | 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법 |
| US5196357A (en) * | 1991-11-18 | 1993-03-23 | Vlsi Technology, Inc. | Method of making extended polysilicon self-aligned gate overlapped lightly doped drain structure for submicron transistor |
-
1991
- 1991-10-10 KR KR1019910017727A patent/KR940010564B1/ko not_active Expired - Fee Related
-
1992
- 1992-09-30 DE DE4232820A patent/DE4232820B4/de not_active Expired - Fee Related
- 1992-10-09 JP JP27163592A patent/JP3229665B2/ja not_active Expired - Fee Related
- 1992-10-13 US US07/959,882 patent/US5298443A/en not_active Expired - Lifetime
-
1997
- 1997-03-10 US US08/816,009 patent/US5834816A/en not_active Expired - Lifetime
Also Published As
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