JPH03211858A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にフォトレジスト層にお
ける定在波効果を抑制した半導体装置に関する。

〔発明の概要〕

本発明は、半導体基板上に素子分離領域と該素子分Ｈｉ
ｆｆ域により分離される素子形成領域とが形成されてな
る半導体装置において、前記素子分離領域の主面と素子
形成領域の主面との間の段差を後工程において使用され
るフォトレジスト材料の屈折率ｎとフォトリソグラフィ
ーの露光波長λにより決定される定在波のピッチ（＝λ
／２ｎ）の整数倍に略等しく設定しておくことにより、
定在波効果によるフォトレジストパターンの変形を防止
し、パターン精度に優れる素子形成を可能とするもので
ある。

［従来の技術］ 半導体基板上における素子分離の代表的な技術としては
、ＬＯＣＯ３法、トレンチアイソレーション法、および
これらの改良法が各種捷案されている。半導体装置のデ
ザインルールの微細化に伴って、素子分離領域の形成時
にもできるだけ基体の表面段差を増大させないように種
々の検討が行われているが、現状では完全に段差を解消
することは極めて困難である。

このように段差を有する基体上にたとえば多結晶シリコ
ンからなる配線層を形成する場合、まず全面にＣＶＤ等
の手段により多結晶シリコン層を被着形成し、続いてフ
ォトレジスト材料を厚（塗布して基体表面を平坦化した
後、選択露光、現像を順次行ういわゆるフォトリソグラ
フィー工程により、所定のフォトレジストパターンを基
体上に形成する。このパターンをマスクとして多結晶シ
リコン層のエツチングを行うことにより、ゲート電極や
その他の配線層が形成される。

〔発明が解決しようとする課題〕

ところで、上述のような工程においては、基体の表面段
差によりフォトレジスト層に定在波効果が現れて、フォ
トレジストパターンの線幅が素子分１ｉｉ１１領域と素
子形成領域との間で変化することが知られている。この
定在波効果が現れる機構はおおよそ次のとおりである。

すなわち、多結晶シリコン層がＣＶＤ等のように表面被
覆性に優れる手段により形成された場合、該多結晶シリ
コン層が形成された時点で基体の表面には素子分ＡＩＨ
Ｉ域と素子形成領域との間の段差を反映した表面凹凸が
発生している。したがって、かかる基体を平坦に被覆し
て形成されたフォトレジスト層には厚い部位と薄い部位
が存在することになる。いま、かかるフォトレジスト層
に波長λの単色光が入射すると、入射光の大部分はフォ
トレジスト層と多結晶シリコン層との界面において反射
されて空気中に出てゆくが、反射光の一部はフォトレジ
スト層と空気の界面において再び反射されるといった過
程を繰り返す。このとき、入射光および反射光の７オト
レジスト中における波長はそれぞれλ／ｎであるが、両
者は互いに位相がずれているため、これらが合成されて
生ずる定在波のピッチはλ／２ｎとなる。この定在波は
、光の強度が最大となる腹と最小となる節を有するので
、上述のようなフォトレジスト層においてはＭ厚の異な
る部位間で露光量が不均一となる。条件によっては素子
分離領域上もくしは素子形成領域内のいずれか一方にお
いてしか解像しない場合もあり得る。

このような状態の一例を第３図に示す。この図は、選択
露光および現像により、線幅の不均一なフォトレジスト
パターンが形成された状態を基体の上面から見た欅子を
示している。すなわち、基体の全面を覆って形成された
多結晶シリコン層（２３）の上に、素子形成領域（２１
）と素子形成領域（２２）の双方にわたって帯状のフォ
トレジストパターン（２４）が形成されているが、上記
素子分離領域（２１）の直上部においては線幅が細く、
素子形成領域（２２）の直上部においては線幅が太くな
っている。

したがって、フォトレジストパターン（２４）をマスク
としてエツチングを行うと、得られる多結晶シリコンＮ
　（２３）のパターンも同様に線幅の不均一なものとな
る。

かかる定在波効果を軽減してパターン精度を向上させる
ための手段としては、下地からの反射の抑制、２波長に
よる露光、多層レジスト法等が促案されているが、装置
や工程が複雑化すること、下地に段差が存在する限り根
本的な解決とはならないこと等の問題を有している。

そこで本発明は、複雑な装置や工程を採用することなく
、単一波長の露光光を使用するフォトリソグラフィーに
より上述のような定在波効果の影響を受けずに製造でき
、パターン精度に優れる半導体装置の提供を目的とする
。

〔課題を解決するための手段］ 本発明者は上述の目的を達成するために検討を行った結
果、フォトレジスト層の厚い部位と薄い部位との間の膜
厚差が定在波のピンチの整数倍とされていれば上述のよ
うな露光ムラが発生せず、現像後に線幅の均一なフォト
レジストパターンが得られることを見出した。上記の膜
厚差は素子分離領域と素子形成領域との段差に由来する
ものであるので、素子分離領域の形成時にそのパターン
寸法を適切に制御すれば良いことになる。

本発明にかかる半導体装置は上述の知見にもとづいて捷
案されるものであり、半導体基板上に素子分離領域と該
素子分離領域により分離される素子形成領域とが形成さ
れてなる半導体装置であって、素子形成のためのフォト
リソグラフィーに使用される露光光の波長をλ、フォト
レジスト材料の屈折率をｎとするとき、前記素子分離領
域の主面と素子形成領域の主面との間の段差がλ／２ｎ
の整数倍に略等しく選ばれていることを特徴とするもの
である。

［作用］ 本発明によれば、素子形成領域の主面と素子形成領域の
主面との間の段差がλ／２ｎの整数倍に略等しく選ばれ
ているので、パターニングすべき材料層を介して最終的
にフォトレジスト層により基体が平坦化された際に、該
フォトレジスト層の最も厚い部分と最も薄い部分の膜厚
差もλ／　２　ｎの整数倍と略等しくなる。したがって
、フォトレジスト層の最も厚い部分において下地との界
面から反射する光も、最も薄い部分において反射する光
も同位相となるので、フォトレジスト層はいかなる場所
においても同じ強度の光により露光されるようになる。

したがって、現像後にもフォトレジストパターンの線幅
が均一となり、これをマスクとしてバターニングされる
材料層のパターン精度を向上させることができる。

（実施例） 以下、本発明の好適な実施例について図面を参照しなが
ら説明する。

本実施例は、素子分離領域をトレンチアイソレーション
法により形成し、素子形成領域にＭＯＳトランジスタを
形成した半導体装置の例である。

まず、上記半導体装置の概略を第１図に示す。

この半導体装置は、たとえば単結晶シリコンからなる半
導体基板（１）の上に素子形成領域（２）と該素子形成
領域（２）により分離される素子形成領域（３）が形成
されてなり、上記素子形成領域（３）内に素子としてＭ
ＯＳトランジスタ（４）が形成されてなるものである。

上記素子分ＩＩ　ｆｉｌ域（２）は、酸化シリコン層（
９）、埋め込み用酸化シリコン層（１０）が埋め込まれ
たトレンチ（８）、ゲート酸化膜（１１）と同一の材料
層等から構成されている。

ここで、上記素子分ＩＩ　ｆｉＩ域（２）の主面（２ｂ
）と素子形成領域（３）の主面（３ｂ）との間の段差ｈ
２の大きさがλ／２ｎに略等しく選ばれていることによ
り、上記ＭＯＳトランジスタ（４）のゲート電極（５ａ
）の線幅はこの半導体装置を上面から見た場合にも均一
となっている。

かかる半導体装置の製造方法の一例を、第２図（Ａ）な
いし第２図（Ｊ）を参照しながら説明する。

まず、第２図（Ａ）に示すように、単結晶シリコンから
なる半導体基板（１）の表面を酸化してバンド酸化膜（
６）を７０人の厚さに形成し、多結晶シリコン層（７）
をたとえばＣＶＤにより１１００人の厚さに被着形成し
た。

次に、選択的に形成されたマスク（図示せず。）を介す
る反応性イオンエツチング（ＲＩＥ）により、第２図（
Ｂ）に示すように、トレンチ（８）を深さｄ　＝４００
０　（人）に形成した。上記（・レンチ（８）の形成部
位およびその近傍は素子分ｍｌ　領域（２）となり、そ
れ以外の部位は素子形成領域（３）となる。

次に、基体の熱酸化を行い、第２図（Ｃ）に示すように
、多結晶シリコン層（７）の露出面およびトレンチ（８
）の内壁部においてそれぞれ表面から１００人の深さま
でを酸化シリコン層（９）に変化させた。

次に、第２図（Ｄ）に示すように、たとえばＣＶＤによ
り基体の全面を被覆して埋め込み用酸化シリコン層（１
０）を形成した。

次に、多結晶シリコンに対する酸化シリコンの選択比を
十分に大きくとった条件にて埋め込み用酸化シリコン層
（１０）と酸化シリコン層（９）のエッチバックを行っ
た。多結晶シリコン＠　（７）が露出した時点でエッチ
バックを終了したところ、基体は第２図（Ｅ）に示すよ
うに、上記埋め込み用酸化シリコン層（１０）がトレン
チ（８）の内部に平坦に埋め込まれた状態となった。こ
のとき、多結晶シリヨン層（７）の膜厚は約１０００人
となった。

次に、第２図（Ｆ）に示すように、」二連の条件とは逆
に酸化シリコンに対する多結晶シリコンの選択比を十分
に大きくとった条件にて多結晶ンリコン層（７）のエッ
チハックを行い、さらにパッド酸化１］’Ｗ　（６）を
ライトエッチにより除去した。これらのエツチングの過
程では、上記素子形成領域（２）の埋め込み用酸化シリ
コン層（１０）および酸化シリコン層（９）も若干エツ
チングされて後退し、該素子分離領域（２）の主面（２
ａ）と素子形成領域（３）の主面（３ａ）の間の段差り
、は、６３０人となった。

次に、第２図（Ｇ）に示すように、熱酸化によりゲート
酸化膜（１１）を形成した。ここで、単結晶シリコンが
露出する素子形成領域（３）の主面（３ａ）において７
０人の膜厚のゲート酸化膜（１１）が形成される条件で
は、最終的に素子分Ｍ　ｔｉＩ域（２）の主面（２ｂ）
と素子形成領域（３）の主面（３ｂ）との間の段差ｈ２
は６５０人となった。

次に、第２図（Ｈ）に示すように、たとえば多結晶シリ
コン等の導電材料を全面に被着することにより３ＪＩＴ
Ｌ材料層（５）を全面に被着形成し、さらに屈折率ｎ＝
１．９０のフォトレジスト材料を塗布することによりフ
ォトレジストＩＩ（１２）を形成し、基体の表面を平坦
化した。このとき、上記フォトレジストｊ！　（１２）
には前述の段差りつを反映した膜厚ムラが発生しており
、素子分離領域（２）の直上において素子形成領域（３
）の直上よりも段差り１分だけ薄くなっていた。上記段
差ｈ２と段差り、の大きさはほぼ等しい。

かかる基体を波長λ−２４，８０（λ）の単色光で選択
的に露光した後、現像すると、第２図１１）に示すよう
にフォトレジスト層（１２χがバターニングされてマス
ク（１２ａ）が形成された。上記マスク（１２ａ）は、
図示されない部位において幾つかの素子分Ｍ’ｎＭ域を
横切って帯状に形成されているが、その線幅はいかなる
場所においても均一であり、前述の第３図に示したよう
なパターンの変形は生しなかった。これは、素子分離領
域（２）と素子形成領域（３）との間の段差ｈ　ｔ　＝
　６５０　（入）がフォトレジスト層（１２）内に発生
ずる定在波のピンチ（＝λ／２ｎ）にほぼ等しく選ばれ
ており、フォトレジスト層（１２）はその膜厚ムラにか
かわらずあらゆる場所において均一な露光量により露光
されるからである。

なお、本実施例では上記段差ｈ２を定在波のピッチと略
等しく設定したが、もちろん段差ｈアを定在波のピッチ
の２倍以上の整数倍に設定しても同様の効果が得られる
ことは言うまでもない。

次に、第２図（Ｊ）に示すように、かかるマスク（１２
ａ）を介したエツチングにより導電材料層（５）のバタ
ーニングを行って、ゲート電極（５ａ）を形成した。上
記ゲート電極（５ａ）は均一な線幅をもって形成された
。その後、通常のＭＯＳトランジスタの製造工程を経て
、前述の第１図に示したような半導体装置を完成した。

（発明の効果） 以上の説明からも明らかなように、本発明を適用すれば
、フォトレジスト層における定在波効果の影響を抑制し
ながら、パターン精度に優れる素子形成が可能となり、
高集積化を有する半導体装置が高い信顛性をもって提供
される。

【図面の簡単な説明】

第１図は本発明を適用した半導体装置の一構成例を示す
概略断面図である。第２図（Ａ）ないし第２図（Ｊ）は
上記第１図に示す半導体装置の製造方法の一例をその工
程順にしたがって示す概略断面図であり、第２図（Ａ）
はパッド酸化膜および多結晶シリコン層の形成工程、第
２図（Ｂ）はトレンチの形成工程、第２図（Ｃ）は表面
酸化工程、第２図（Ｄ）は酸化シリコン層の形成工程、
第２図（Ｅ）は平坦化によるトレンチの穴埋め工程、第
２図（Ｆ）は多結晶シリコン層およびパッド酸化膜の除
去工程、第２図（Ｇ）はゲート酸化膜の形成工程、第２
図（１１）は導電材料層およびフォトレジスト層の形成
工程、第２図（１）はフォトリソグツイーによるマスク
の形成工程、第２図（Ｊ）はエツチングによるゲート電
極の形成工程をそれぞれ示す。第３図は、定在波効果に
よる悪影響が現れた従来の半導体装置の一例を示す上面
図である。 半導体基板 素子分離領域 （素子分１１ｉＩｌ？ＩＮ域の）主面 素子形成領域 （素子形成領域の）主面 ＭＯＳ）ランジスタ 導電材料層 トレンチ フォトレジスト層 マスク

Claims (1)

1. 【特許請求の範囲】 半導体基板上に素子分離領域と該素子分離領域により分
   離される素子形成領域とが形成されてなる半導体装置に
   おいて、 素子形成のためのフォトリソグラフィーに使用される露
   光光の波長をλ、フォトレジスト材料の屈折率をｎとす
   るとき、前記素子分離領域の主面と素子形成領域の主面
   との間の段差がλ／２ｎの整数倍に略等しく選ばれてい
   ることを特徴とする半導体装置。