JPH03211884A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03211884A JPH03211884A JP747290A JP747290A JPH03211884A JP H03211884 A JPH03211884 A JP H03211884A JP 747290 A JP747290 A JP 747290A JP 747290 A JP747290 A JP 747290A JP H03211884 A JPH03211884 A JP H03211884A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ）ランジスタの微細化、高速化を図った
半導体装置およびその製造方法に関するものである。
半導体装置およびその製造方法に関するものである。
従来の技術
従来のこの種の半導体装置およびその製造方法を第２図
に示す。第２図に示すように、Ｐ型シリコン基板２１に
素子分離用のフィールド酸化膜２２を形成した後、熱酸
化により素子形成領域を酸化し、ＣＶＤによってポリシ
リコンを堆積した後、フォトリソグラフィによるレジス
トをマスクに選択的にエツチング除去し、ゲート酸化膜
２３およびポリシリコンゲート電極２４を形成する。そ
の後、低濃度でＮ型不純物をイオン注入し、Ｎ−不純物
層２５を形成する。つぎにＣＶＤにより酸化膜を堆積し
た後、ＲＩＥによりエツチングしボリシリコンゲート電
極２４の側壁にサイドウオールスペーサ２６を形成する
。その後、高濃度でＮ型不純物をイオン注入しＮ＋不純
物層２７を形成する。
に示す。第２図に示すように、Ｐ型シリコン基板２１に
素子分離用のフィールド酸化膜２２を形成した後、熱酸
化により素子形成領域を酸化し、ＣＶＤによってポリシ
リコンを堆積した後、フォトリソグラフィによるレジス
トをマスクに選択的にエツチング除去し、ゲート酸化膜
２３およびポリシリコンゲート電極２４を形成する。そ
の後、低濃度でＮ型不純物をイオン注入し、Ｎ−不純物
層２５を形成する。つぎにＣＶＤにより酸化膜を堆積し
た後、ＲＩＥによりエツチングしボリシリコンゲート電
極２４の側壁にサイドウオールスペーサ２６を形成する
。その後、高濃度でＮ型不純物をイオン注入しＮ＋不純
物層２７を形成する。
発明が解決しようとする課題
このような従来の構成では、ゲート長が短くなると、ド
レイン電界の影響を受けてトランジスタのしきい値電圧
が低下するいわゆるショートチャネル効果ならびにドレ
イン近傍の高電界によって加速された電子の衝突電離に
よって発生した電子がサイドウオールスペーサに注入さ
れ特性劣化を引き起こすＬＤＤＩ造特有のホットキャリ
アの問題があった。本発明はこのような問題点を解決す
るもので、ショートチャネル効果ならびにホットキャリ
ア効果を低減することを目的としたものである。
レイン電界の影響を受けてトランジスタのしきい値電圧
が低下するいわゆるショートチャネル効果ならびにドレ
イン近傍の高電界によって加速された電子の衝突電離に
よって発生した電子がサイドウオールスペーサに注入さ
れ特性劣化を引き起こすＬＤＤＩ造特有のホットキャリ
アの問題があった。本発明はこのような問題点を解決す
るもので、ショートチャネル効果ならびにホットキャリ
ア効果を低減することを目的としたものである。
課題を解決するための手段
この問題を解決するために本発明は、半導体基板の素子
形成領域の一部に溝を形成し、溝内にゲート絶縁膜およ
びゲート電極を形成し、溝の底部より浅い領域に低濃度
拡散層、さらに浅い領域に高濃度拡散層を形成したもの
である。
形成領域の一部に溝を形成し、溝内にゲート絶縁膜およ
びゲート電極を形成し、溝の底部より浅い領域に低濃度
拡散層、さらに浅い領域に高濃度拡散層を形成したもの
である。
作用
この構成により、ＭＯＳトランジスタのチャネル部分が
溝底部に形成され、ソース、ドレインから分離される。
溝底部に形成され、ソース、ドレインから分離される。
またソース、ドレインとチャネルの間に低濃度拡散層が
存在し、低濃度拡散層の上までゲート絶縁膜およびゲー
ト電極が存在することとなる。
存在し、低濃度拡散層の上までゲート絶縁膜およびゲー
ト電極が存在することとなる。
実施例
第１図は本発明の一実施例による半導体装置の製造方法
を示したものである。第１図（ａ）において、Ｐ−シリ
コン基板１上にフィールド酸化膜２を形成した後、第１
図（ｂ）のように素子形成領域の一部をフォトリソグラ
フィによるレジストをマスクとして選択的にエツチング
除去し溝３を形成する。
を示したものである。第１図（ａ）において、Ｐ−シリ
コン基板１上にフィールド酸化膜２を形成した後、第１
図（ｂ）のように素子形成領域の一部をフォトリソグラ
フィによるレジストをマスクとして選択的にエツチング
除去し溝３を形成する。
さらに、熱酸化により溝３の底部および側壁を含む素子
形成領域全面にゲート酸化膜４を形成し、しきい値電圧
制御用のＰ型不純物５を全面に注入し、溝３の底部およ
び上部にＰ型不純物層６，７を形成する。その後、第１
図（Ｃ）に示すようにＣＶＤにより全面にポリシリコン
を堆積し、溝３を埋め込んだ後、ＲＩＥにより全面エッ
チバックして溝３内のみにポリシリコンを残しポリシリ
コンゲート電極８を形成する。最後に、第１図（ｄ）の
ようにＮ型不純物９を低濃度でイオン注入し溝３の底部
より浅い領域にＮ−不純物層１０を形成し、さらにＮ型
不純物１１を高濃度でイオン注入しＮ−不純物層１０よ
り浅い領域にＮ＋不純物層１２を形成し、ソース、ドレ
インとする。
形成領域全面にゲート酸化膜４を形成し、しきい値電圧
制御用のＰ型不純物５を全面に注入し、溝３の底部およ
び上部にＰ型不純物層６，７を形成する。その後、第１
図（Ｃ）に示すようにＣＶＤにより全面にポリシリコン
を堆積し、溝３を埋め込んだ後、ＲＩＥにより全面エッ
チバックして溝３内のみにポリシリコンを残しポリシリ
コンゲート電極８を形成する。最後に、第１図（ｄ）の
ようにＮ型不純物９を低濃度でイオン注入し溝３の底部
より浅い領域にＮ−不純物層１０を形成し、さらにＮ型
不純物１１を高濃度でイオン注入しＮ−不純物層１０よ
り浅い領域にＮ＋不純物層１２を形成し、ソース、ドレ
インとする。
発明の効果
以上のように本発明によれば、ＭＯＳトランジスタのチ
ャネル部分が、溝底部に形成され、ソース、ドレインか
ら分離されるため、ドレイン電界の影響を受けに＜＜、
ショートチャネル効果が抑制されるという効果および低
濃度拡散層の存在によってドレイン近傍の電界が緩和さ
れ、さらにＬＤＤ構造のように膜質の劣るサイドウオー
ルが存在せず、低濃度拡散層の上までゲート絶縁膜お＝
よびゲート電極が存在するためのホットキャリアが酸化
膜に注入された時の特性劣化がＬＤＤ構造と比較して小
さ（なるという効果が得られる。
ャネル部分が、溝底部に形成され、ソース、ドレインか
ら分離されるため、ドレイン電界の影響を受けに＜＜、
ショートチャネル効果が抑制されるという効果および低
濃度拡散層の存在によってドレイン近傍の電界が緩和さ
れ、さらにＬＤＤ構造のように膜質の劣るサイドウオー
ルが存在せず、低濃度拡散層の上までゲート絶縁膜お＝
よびゲート電極が存在するためのホットキャリアが酸化
膜に注入された時の特性劣化がＬＤＤ構造と比較して小
さ（なるという効果が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例における半導
体装置の製造方法の断面図、第２図は従来の半導体装置
の製造方法の断面図である。 １・・・・・・Ｐ−型シリコン基板、２・・・・−・フ
ィールド酸化膜、３・・・・・・溝、４・・・・・・ゲ
ート酸化膜、５・・・・・・Ｐ型不純物、６・・・・・
・Ｐ型不純物層、７・・・・・・Ｐ型不純物層、８・・
・・・・ポリシリコンゲート電極、９・・・・・・Ｎ型
不純物、１０・・・・・・Ｎ−不純物層、１１・・・・
・・Ｎ型不純物、１２・・・・・・Ｎ＋不純物層、２１
・・・・・・Ｐ型シリコン基板、２２・・・・・・フィ
ールド酸化膜、２３・・・・・・ゲート酸化膜、２４・
・・・・・ポリシリコンゲート電極、２５・・・・・・
Ｎ−不純物層、２６・・・・・・サイドウオールスペー
サ、２７・・・・・・Ｎ＋不純物層。
体装置の製造方法の断面図、第２図は従来の半導体装置
の製造方法の断面図である。 １・・・・・・Ｐ−型シリコン基板、２・・・・−・フ
ィールド酸化膜、３・・・・・・溝、４・・・・・・ゲ
ート酸化膜、５・・・・・・Ｐ型不純物、６・・・・・
・Ｐ型不純物層、７・・・・・・Ｐ型不純物層、８・・
・・・・ポリシリコンゲート電極、９・・・・・・Ｎ型
不純物、１０・・・・・・Ｎ−不純物層、１１・・・・
・・Ｎ型不純物、１２・・・・・・Ｎ＋不純物層、２１
・・・・・・Ｐ型シリコン基板、２２・・・・・・フィ
ールド酸化膜、２３・・・・・・ゲート酸化膜、２４・
・・・・・ポリシリコンゲート電極、２５・・・・・・
Ｎ−不純物層、２６・・・・・・サイドウオールスペー
サ、２７・・・・・・Ｎ＋不純物層。
Claims (2)
- （１）一導電型半導体基板の素子形成領域の一部に形成
された溝と、前記溝の底部および側壁に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜に接し前記溝内に埋めこ
まれたゲート電極と、前記半導体基板中の前記溝の底部
より浅い領域に形成された低濃度逆導電型領域と、前記
半導体基板中の前記低濃度逆導電型領域よりさらに浅い
領域に形成された高濃度逆導電型領域とを有することを
特徴とする半導体装置。 - （２）一導電型半導体基板の素子形成領域の一部をエッ
チング除去し溝を形成する工程と、前記溝の底部および
側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜に接し前記溝内に伝導体を埋め込みゲート電極を形成
する工程と、前記半導体基板中の前記溝の底部より浅い
領域に低濃度逆導電型領域を形成する工程と、前記半導
体基板中の前記低濃度逆導電型領域よりさらに浅い領域
に高濃度逆導電型領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP747290A JPH03211884A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP747290A JPH03211884A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211884A true JPH03211884A (ja) | 1991-09-17 |
Family
ID=11666731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP747290A Pending JPH03211884A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357303B1 (ko) * | 1999-12-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1990
- 1990-01-17 JP JP747290A patent/JPH03211884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357303B1 (ko) * | 1999-12-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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