JPH06204469A - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法

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JPH06204469A
JPH06204469A JP4123685A JP12368592A JPH06204469A JP H06204469 A JPH06204469 A JP H06204469A JP 4123685 A JP4123685 A JP 4123685A JP 12368592 A JP12368592 A JP 12368592A JP H06204469 A JPH06204469 A JP H06204469A
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Japan
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concentration
type
insulating film
gate electrode
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JP4123685A
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Hyung Soon Shin
スン シン ヒョン
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SK Hynix Inc
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Goldstar Electron Co Ltd
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Publication date
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Abstract

(57)【要約】 【構成】ｐ型Ｓｉ基板（１１）のゲート電極（１５）下
のチャネル領域中の中央部分のみに、ｐ型イオン注入層
（１９）を選択的に形成し、このｐ型イオン注入層（１
９）と低濃度ｎ型ソース・ドレイン領域（１７、１８）
とが分離している構成。 【効果】ホットキャリア効果および短チャネル効果を減
少させ、低濃度ソース・ドレイン領域のドーピングを安
定に行なうことができ、さらに、高集積化に有利で、動
作速度の速い電界効果トランジスタを提供することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
およびその製造方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳＦＥＴ（金属−酸化物−
半導体 電界効果トランジスタ(MetalOxide Semiconduct
or Field Effect Transistor)）は、ゲート電極、ソー
ス領域およびドレイン領域を含んでなり、ゲート電極に
所定の電圧を印加すると、ソース領域とドレイン領域と
の間にチャネルが形成され、電子または正孔のキャリア
がチャネルに沿ってソース領域からドレイン領域に移動
することを利用した半導体素子の中の一つである。
【０００３】以下、従来のＭＯＳＦＥＴについて、図
３、図４を用いて説明する。
【０００４】図３（ａ）は、従来のＭＯＳＦＥＴの概略
断面図、図３（ｂ）は、（ａ）のＭＯＳＦＥＴの電位プ
ロファイルを示す図である。
【０００５】図３（ａ）において、１はｐ型Ｓｉ（シリ
コン）基板、２はゲート電極、３はゲート絶縁膜、４は
高濃度ｎ型不純物ドープ領域からなるソース領域、４ａ
は高濃度ｎ型不純物ドープ領域からなるドレイン領域で
ある。すなわち、ｐ型Ｓｉ基板１の上にゲート絶縁膜３
を介してゲート電極２が形成され、ゲート電極２の両側
のＳｉ基板１の表面領域にソース領域４とドレイン領域
４ａが形成された構造である。
【０００６】このように構成されたＭＯＳＦＥＴの動作
は、ゲート電極２に所定の駆動電圧を印加すると、ゲー
ト絶縁膜３を境界にゲート電極２の正孔によりＳｉ基板
１に電子が帯電され、ソース領域４とドレイン領域４ａ
との間に所定の厚さのチャネルが形成され、このチャネ
ルに沿って電子がソース領域４からドレイン領域４ａに
流れる。
【０００７】しかし、図３（ａ）に示したような構造の
ＭＯＳＦＥＴにおいては、ゲート電極２に駆動電圧を印
加したとき、ゲート電極２とドレイン領域４ａとが互い
に隣接するゲート電極２の端部ｒ1近傍においては、図
３（ｂ）に示すようにキャリア濃度が急に低下して急激
な高電界が形成される。
【０００８】したがって、この高電界によりキャリアの
エネルギーが大きくなり、ゲート電極２とドレイン領域
４ａとが互いに隣接する部分（ゲート電極２の端部ｒ1
近傍）の高電界領域にホットエレクトロンが発生し、こ
のホットエレクトロンは薄いゲート絶縁膜３にトラップ
される。
【０００９】トラップされたホットエレクトロンは、ゲ
ート絶縁膜３とゲート電極２との界面に集まった正孔と
再結合するので、結局ゲート電極２の駆動電圧を設定さ
れた値より大きくしないとゲート電極２を駆動させるこ
とができなくなる。
【００１０】このような現象をホットキャリア効果とい
う。これにより素子の信頼性が低下するので、ホットキ
ャリア効果を防止するための研究が進行中である。な
お、電界はチャネル長（ゲート長）に反比例するので、
ゲート長を伸ばす方法も提案されているが、高集積化に
逆行するので問題がある。
【００１１】したがって、図４（ａ）〜（ｃ）に示すＬ
ＤＤ（ライトリー ドープト ドレイン(Lightly Doped D
rain)）構造がホットキャリア効果を減少させるための
方法として提示された。すなわち、この構造は短チャネ
ルにより、ホットキャリア効果に影響を及ぼす電界を減
少させる構造である。
【００１２】図４（ａ）〜（ｃ）は、それぞれこの従来
のＬＤＤ構造を持つＭＯＳＦＥＴの製造方法の一例を示
す工程断面図である。まず、図４（ａ）に示すように、
ｐ型Ｓｉ基板５の表面にゲート絶縁膜６を形成して、短
チャネルで発生し得るしきい値電圧の低下およびパンチ
スルー（このような現象を短チャネル効果という）を抑
制するためにチャネル領域にｐ型イオン注入を行なう。
【００１３】次に、図４（ｂ）に示すように、ゲート絶
縁膜６上に多結晶シリコン膜を形成した後、パターニン
グしてゲート電極７を形成する。その後、ゲート電極７
をマスクとしてｎ型イオンを低濃度に注入してＬＤＤ構
造の低濃度ｎ型ソース領域９と低濃度ｎ型ドレイン領域
１０とを形成する。
【００１４】次に、図４（ｃ）に示すように、ＣＶＤ法
により基板全面にＳｉＯ2膜を蒸着した後、全面に異方
性エッチングを行なってゲート電極７の側壁上のみに側
壁絶縁膜８、８ａを形成する。その後、ｎ型イオンを高
濃度に注入して高濃度ｎ型ソース領域９ａと高濃度ｎ型
ドレイン領域１０ａとを形成してＬＤＤ構造のＭＯＳＦ
ＥＴを完成する。
【００１５】このようなＬＤＤ構造のＭＯＳＦＥＴも図
３のＭＯＳＦＥＴと同様の動作を行なうが、ゲート電極
７と高濃度ｎ型ドレイン領域１０ａとの間に、低濃度ｎ
型ドレイン領域１０を形成したことによりホットキャリ
ア効果を減少させることができる。
【００１６】その理由は、ホットキャリア効果は電界に
比例するが、図４（ｃ）のＬＤＤ構造のＭＯＳＦＥＴに
おいては、低濃度ｎ型ドレイン領域１０を設け、ドレイ
ン端部における不純物濃度分布を緩やかにすることによ
り、ドレイン端部で電界が集中するのを抑制し、電界が
減少するので、ホットキャリア効果を減少することがで
きる。
【００１７】換言すれば、同じｐ型濃度のチャネルに対
してｎ型ドレイン領域の不純物濃度が低い程、空乏層が
広く形成され、逆に同じ濃度のｎ型ドレイン領域に対し
てチャネルのｐ型濃度が低い程、空乏層が狭く形成され
るが、図４（ｃ）のようなＬＤＤ構造においては低濃度
ｎ型ドレイン領域１０の濃度が低いので、空乏層が広く
形成され、チャネル長が長くなるので、電界が減少す
る。
【００１８】
【発明が解決しようとする課題】しかし、図４（ｃ）に
示すようなＬＤＤ構造のＭＯＳＦＥＴにおいては、素子
の高集積化による上記短チャネル効果を防止するため
に、図４（ａ）に示したように、チャネル領域にｐ型イ
オン注入を行なうが、同じ濃度の低濃度ｎ型ドレイン領
域１０に対するｐ型チャネル領域の濃度はＳｉ基板５の
濃度よりも高いので、電界が高くなると共にホットキャ
リア効果も増加する。また、ｐ型チャネルに対して低濃
度ｎ型ソース・ドレイン領域９、１０を形成するために
は、低濃度ｎ型ソース・ドレイン領域９、１０の濃度を
ｐ型チャネルに比べて十分高くすべきであるが、高集積
化を図りながら短チャネル効果を防ぐために、ｐ型チャ
ネル濃度を増加させるにしたがい、ｐ型チャネルに対す
る低濃度ｎ型ソース・ドレイン領域９、１０の相対的な
濃度差が小さくなり、低濃度ｎ型ソース・ドレイン領域
９、１０のドーピングが不安定になるという問題が生じ
る。
【００１９】本発明の目的は、ホットキャリア効果とソ
ース・ドレイン領域のドーピングが不安定になる現象を
減少させることができる電界効果トランジスタおよびそ
の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、しきい値電圧の低下またはパンチスルーを発生させ
る短チャネル効果を減少するためのチャネル領域中のイ
オン注入をチャネル領域中における所定の部分にのみ施
し、かつ、このイオン注入層とソース・ドレイン領域と
を分離させるものである。
【００２１】すなわち、本発明の電界効果トランジスタ
は、第１導電型半導体基板上の所定の箇所に形成したゲ
ート電極と、上記ゲート電極下の上記半導体基板の表面
領域に形成したチャネル領域と、上記チャネル領域中に
選択的に形成した上記半導体基板の不純物濃度より高濃
度の第１導電型イオン注入層と、上記チャネル領域の一
端部の外側の上記半導体基板の表面領域に順次形成した
上記第１導電型と逆の第２導電型の低濃度ソース領域お
よび高濃度ソース領域と、上記チャネル領域の上記一端
部に対向する他端部の外側の上記半導体基板の表面領域
に形成した第２導電型の低濃度ドレイン領域、高濃度ド
レイン領域のうちの少なくとも高濃度ドレイン領域とを
含んでなり、かつ、上記第１導電型イオン注入層と上記
低濃度および高濃度ソース領域、ドレイン領域とが分離
していることを特徴とする。
【００２２】また、本発明の電界効果トランジスタの製
造方法は、第１導電型の半導体基板上に第１の絶縁膜を
形成した後、ゲート電極を形成すべき部分の上記第１の
絶縁膜を除去して上記半導体基板が露出する開口を形成
する工程と、上記半導体基板上に第２の絶縁膜を形成し
た後、異方性エッチングを行なって上記開口の側壁上の
みに側壁絶縁膜を形成する工程と、上記側壁絶縁膜の内
側の上記半導体基板の露出した部分に第１導電型イオン
を注入してチャネル領域となる領域の所定の箇所に第１
導電型イオン注入層を形成する工程と、上記側壁絶縁膜
を除去した後、上記開口内の上記半導体基板上に順次ゲ
ート絶縁膜、ゲート電極のうち少なくともゲート電極を
形成する工程と、上記第１の絶縁膜を除去した後、上記
ゲート電極、または上記ゲート電極および上記ゲート電
極の側壁上に形成した第２の側壁絶縁膜とをマスクとし
て、上記第１導電型と逆の第２導電型イオンを上記半導
体基板の表面領域に注入して、第２導電型の低濃度ソー
ス領域、低濃度ドレイン領域のうちの少なくとも低濃度
ドレイン領域と、第２導電型の高濃度ソース領域および
高濃度ドレイン領域とを形成する工程とを含んでなるこ
とを特徴とする。
【００２３】
【作用】本発明では、第１に、第１導電型半導体基板と
逆の第２導電型の低濃度ドレイン領域を設け、かつ、こ
れらに隣接する第１導電型チャネル領域の不純物濃度は
第１導電型半導体基板の濃度と同じなので、空乏層が広
く形成され、電界を減少することができ、したがって、
ホットキャリア効果を減少させることができる。第２
に、第１導電型チャネル領域の所定の箇所のみに第１導
電型イオン注入層を設けたので、低下およびパンチスル
ーを発生させる短チャネル効果を抑制することができ
る。第３に、第２導電型の低濃度ドレイン領域に隣接す
る第１導電型チャネル領域の濃度が第１導電型半導体基
板の濃度と同じなので、低濃度ドレイン領域のチャネル
領域に対する相対的な濃度差を大きくすることができ、
低濃度ドレイン領域のドーピングを安定に行なうことが
できる。第４に、低濃度ドレイン領域とチャネル領域間
の接合容量を減らすことができるので、移動度が向上
し、動作速度を向上することができる。
【００２４】
【実施例】図１（ａ）〜（ｃ）および図２（ａ）〜
（ｂ）は、それぞれ本発明の一実施例のＭＯＳＦＥＴの
製造方法を示す工程断面図である。
【００２５】まず、図１（ａ）に示すように、ｐ型Ｓｉ
（シリコン）基板１１に窒化膜（Ｓｉ3Ｎ4膜）１２を形
成した後、ホトリソグラフィーおよびエッチング工程に
よりゲート電極を形成すべき部分を選択的に除去し、Ｓ
ｉ基板１１が露出した開口を形成する。
【００２６】次に、このＳｉ基板１１の全面に酸化膜
（ＳｉＯ2膜）を形成した後、全面に異方性エッチング
を行なって、除去した窒化膜１２の開口の側壁上のみ
に、図１（ｂ）に示すように、側壁酸化膜１３を形成す
る。その後、窒化膜１２および側壁酸化膜１３をマスク
として、しきい値電圧の低下またはパンチスルー等の短
チャネル効果を防ぐためにｐ型不純物をチャネル領域と
なる領域の中央部分に選択的にイオン注入して、ｐ型イ
オン注入層１９を形成する。
【００２７】次に、側壁酸化膜１３をエッチングにより
除去した後、図１（ｃ）に示すように、窒化膜１２の開
口内の露出したＳｉ基板１１上にゲート絶縁膜１４を形
成する。次に、多結晶シリコン膜を厚く形成した後、エ
ッチバック工程により窒化膜１２の開口内にゲート電極
１５を形成する。
【００２８】次に、窒化膜１２をエッチングにより除去
した後、図２（ａ）に示すように、ゲート電極１５をマ
スクとしてｎ型イオンを低濃度に注入してＬＤＤ構造の
低濃度ｎ型ソース領域１７と低濃度ｎ型ドレイン領域１
８とを形成する。
【００２９】次に、このＳｉ基板１１の全面に酸化膜
（ＳｉＯ2膜）を形成した後、全面に異方性エッチング
を行なってゲート電極１５の側壁上のみに側壁絶縁膜１
６を形成する。その後、ゲート電極１５および側壁絶縁
膜１６をマスクとしてｎ型イオンを高濃度に注入してＬ
ＤＤ構造の高濃度ｎ型ソース領域１７ａと高濃度ｎ型ド
レイン領域１８ａとを形成して、本発明のＭＯＳＦＥＴ
を完成する。
【００３０】すなわち、本発明のＭＯＳＦＥＴの構造
は、図２（ｂ）に示すように、ｐ型Ｓｉ基板１１の表面
領域の所定の部分にゲート絶縁膜１４とゲート電極１５
とを順次形成して、ゲート絶縁膜１４とゲート電極１５
との両側壁に側壁絶縁膜１６を形成して、側壁絶縁膜１
６の下のＳｉ基板１１には低濃度ｎ型ソース領域１７と
低濃度ｎ型ドレイン領域１８とを形成して、側壁絶縁膜
１６の外側の下のＳｉ基板１１には高濃度ｎ型ソース領
域１７ａと高濃度ｎ型ドレイン領域１８ａとを形成し、
かつ、ゲート電極１５の下のチャネル領域のうち中央部
分に、低濃度ｎ型ソース領域１７と低濃度ｎ型ドレイン
領域１８とから分離して、短チャネル効果を防ぐための
ｐ型イオン注入層１９を形成した構造である。
【００３１】このような工程によって完成された本実施
例のＭＯＳＦＥＴにおいては、短チャネル効果を減少さ
せるためのチャネル領域中のｐ型イオン注入層１９を低
濃度ｎ型ソース・ドレイン領域１７、１８と完全に分離
して形成したので、次のような効果がある。
【００３２】すなわち、第１は、低濃度ｎ型ドレイン領
域１８を設け、かつ、これらに隣接するチャネル領域の
ｐ型濃度はＳｉ基板１１の不純物濃度と同じなので、空
乏層が広く形成され、電界を減少することができ、した
がって、ホットキャリア効果を減少させることができ
る。
【００３３】第２は、チャネル領域の中央部分のみにｐ
型イオン注入層１９を設けたので、しきい値電圧の低下
およびパンチスルーを発生させる短チャネル効果を抑制
することができる。
【００３４】第３は、低濃度ソース・ドレイン領域１
７、１８に隣接するチャネル領域の濃度がＳｉ基板１１
の濃度と同じなので、低濃度ソース・ドレイン領域１
７、１８のチャネル領域に対する相対的な濃度差を大き
くすることができ、低濃度ｎ型ソース・ドレイン領域１
７、１８のドーピングを安定に行なうことができる。
【００３５】第４は、低濃度ｎ型ソース・ドレイン領域
１７、１８とチャネル領域間の接合容量を減らすことが
できるので、移動度が向上し、動作速度を向上すること
ができる。
【００３６】以上、本発明を実施例に基づいて具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることはもちろんである。例えば、上記実施例で
は、ゲート電極１５の両側のＳｉ基板１１に低濃度ｎ型
ソース・ドレイン領域１７、１８の両方を形成した場合
を示したが、低濃度ｎ型ドレイン領域１８のみを形成す
れば、本発明の効果を得ることができる。また、上記実
施例では、本発明をＭＯＳＦＥＴに適用した例を示した
が、ショットキー・ゲートＦＥＴにも適用することがで
きる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ホットキャリア効果および短チャネル効果を減少させ、
低濃度ソース・ドレイン領域のドーピングを安定に行な
うことができ、さらに、高集積化に有利で、動作速度の
速い電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、それぞれ本発明の一実施例
のＭＯＳＦＥＴの製造方法を示す工程断面図である。
【図２】（ａ）〜（ｂ）は、それぞれ本発明の一実施例
のＭＯＳＦＥＴの製造方法を示す工程断面図である。
【図３】（ａ）は、従来のＭＯＳＦＥＴの断面図、
（ｂ）は、（ａ）のＭＯＳＦＥＴの電位プロファイルを
示す図である。
【図４】（ａ）〜（ｃ）は、それぞれ従来のＬＤＤ構造
のＭＯＳＦＥＴの製造方法の一例を示す工程断面図であ
る。
【符号の説明】
１１…ｐ型Ｓｉ基板、１２…窒化膜（Ｓｉ3Ｎ4膜）、１
３…側壁酸化膜、１４…ゲート絶縁膜、１５…ゲート電
極、１６…側壁絶縁膜、１７…低濃度ｎ型ソース領域、
１７ａ…高濃度ｎ型ソース領域、１８…低濃度ｎ型ドレ
イン領域、１８ａ…高濃度ｎ型ドレイン領域、１９…ｐ
型イオン注入層。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１導電型半導体基板上の所定の箇所に形
    成したゲート電極と、上記ゲート電極下の上記半導体基
    板の表面領域に形成したチャネル領域と、上記チャネル
    領域中に選択的に形成した上記半導体基板の不純物濃度
    より高濃度の第１導電型イオン注入層と、上記チャネル
    領域の一端部の外側の上記半導体基板の表面領域に順次
    形成した上記第１導電型と逆の第２導電型の低濃度ソー
    ス領域および高濃度ソース領域と、上記チャネル領域の
    上記一端部に対向する他端部の外側の上記半導体基板の
    表面領域に形成した第２導電型の低濃度ドレイン領域、
    高濃度ドレイン領域のうちの少なくとも高濃度ドレイン
    領域とを含んでなり、かつ、上記第１導電型イオン注入
    層と上記低濃度および高濃度ソース領域、ドレイン領域
    とが分離していることを特徴とする電界効果トランジス
    タ。
  2. 【請求項２】第１導電型の半導体基板上に第１の絶縁膜
    を形成した後、ゲート電極を形成すべき部分の上記第１
    の絶縁膜を除去して上記半導体基板が露出する開口を形
    成する工程と、 上記半導体基板上に第２の絶縁膜を形成した後、異方性
    エッチングを行なって上記開口の側壁上のみに側壁絶縁
    膜を形成する工程と、 上記側壁絶縁膜の内側の上記半導体基板の露出した部分
    に第１導電型イオンを注入してチャネル領域となる領域
    の所定の箇所に第１導電型イオン注入層を形成する工程
    と、 上記側壁絶縁膜を除去した後、上記開口内の上記半導体
    基板上に順次ゲート絶縁膜、ゲート電極のうち少なくと
    もゲート電極を形成する工程と、 上記第１の絶縁膜を除去した後、上記ゲート電極、また
    は上記ゲート電極および上記ゲート電極の側壁上に形成
    した第２の側壁絶縁膜とをマスクとして、上記第１導電
    型と逆の第２導電型イオンを上記半導体基板の表面領域
    に注入して、第２導電型の低濃度ソース領域、低濃度ド
    レイン領域のうちの少なくとも低濃度ドレイン領域と、
    第２導電型の高濃度ソース領域および高濃度ドレイン領
    域とを形成する工程とを含んでなることを特徴とする電
    界効果トランジスタの製造方法。
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