JPH03212684A - Signal processing circuit - Google Patents
Signal processing circuitInfo
- Publication number
- JPH03212684A JPH03212684A JP2007807A JP780790A JPH03212684A JP H03212684 A JPH03212684 A JP H03212684A JP 2007807 A JP2007807 A JP 2007807A JP 780790 A JP780790 A JP 780790A JP H03212684 A JPH03212684 A JP H03212684A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- video signal
- output
- video
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は信号処理回路、特に動画における動きのある部
分を強肩して、その部分の画像の解像度が実質的に向上
されるような信号の処理を行う信号処理回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a signal processing circuit, and particularly to a signal processing circuit that handles a moving part of a moving image so that the resolution of the image in that part is substantially improved. The present invention relates to a signal processing circuit that performs processing.
（従来の技術）
従来から静止画や動画の記録再生や表示を行うようにし
た各種の装置が知られている。(Prior Art) Various devices have been known for recording, reproducing, and displaying still images and moving images.
（発明が解決しようとする課題）
従来、画像の処理に関して例えば走査線補間システムの
場合に、動き検出のアルゴリズムについての工夫や、走
査線補間の方法そのものに関する工夫は色々となされて
来ているが、画像データ自体の処理を行なって画像の動
画部分を強調して、その部分の画像の解像度が実質的に
向上させるようにすることは行なわれていなかった。(Problem to be Solved by the Invention) Conventionally, in the case of image processing, for example, in the case of a scanning line interpolation system, various improvements have been made to motion detection algorithms and to the scanning line interpolation method itself. However, the image data itself has not been processed to enhance the moving image portion of the image so as to substantially improve the resolution of that portion of the image.
（課題を解決するための手段）
本発明は画像表示装置あるいは画像の記録再生装置にお
いて、映像信号における１フレーム期間または１フィー
ルド期間だけ隔てた映像信号の差をとって動き部分信号
を得る手段と、前記した動き部分信号を入力の映像信号
に加算して出力する手段とを備えて動画像部分の強調が
行われるようにした信号処理回路を提供する。(Means for Solving the Problems) The present invention provides means for obtaining a motion portion signal by calculating the difference between video signals separated by one frame period or one field period in an image display device or an image recording and reproducing device. The present invention provides a signal processing circuit which is equipped with means for adding the above-mentioned moving part signal to an input video signal and outputting the resultant signal, thereby emphasizing a moving image part.
（作用）
画像表示装置あるいは画像の記録再生装置における信号
処理の対象にされている映像信号における１フレーム期
間または１フィールド期間だけ隔てた映像信号の差をと
って動き部分信号を発生させ、その動き部分信号を入力
の映像信号に加算して、動画部分が強調された映像信号
を出力する。(Function) A motion portion signal is generated by taking the difference between video signals separated by one frame period or one field period in a video signal that is subject to signal processing in an image display device or an image recording/reproducing device. The partial signal is added to the input video signal to output a video signal in which the moving image portion is emphasized.
（実施例）
以下、添付図面を参照して本発明の信号処理回路の具体
的な内容を詳細に説明する。(Example) Hereinafter, specific contents of the signal processing circuit of the present invention will be explained in detail with reference to the accompanying drawings.
第１図乃至第３図は本発明の信号処理回路の各異なる実
施例を示すブロック図、第４図はフィールドメモリの構
成例を示すブロック図である。1 to 3 are block diagrams showing different embodiments of the signal processing circuit of the present invention, and FIG. 4 is a block diagram showing an example of the configuration of a field memory.
第１図乃至第３図に示す本発明の信号処理回路の各実施
例を示すブロック図において、１はデジタル信号の状態
の映像信号の入力端子、３はフィールドメモリまたはフ
レームメモリ（以下、メモリと記載されることもある）
、４は減算器、６は係数回路、７は加算器、８は出力端
子であり、また、第１図及び第２図において２は減算器
、５は係数回路、第２図において９はリミッタ、第３図
において１０は加算器、１１．１２は係数回路であり、
さらに第４図においてａは入力端子、１３は２６２水平
走査期間の遅延回路、１４は２６３水平走査期間の遅延
回路、１５は加算器、１６は１／２回路、ｂは出力端子
である。In the block diagrams showing each embodiment of the signal processing circuit of the present invention shown in FIGS. 1 to 3, 1 is an input terminal for a video signal in a digital signal state, and 3 is a field memory or frame memory (hereinafter referred to as memory). (sometimes listed)
, 4 is a subtracter, 6 is a coefficient circuit, 7 is an adder, and 8 is an output terminal. In FIGS. 1 and 2, 2 is a subtracter, 5 is a coefficient circuit, and 9 is a limiter in FIG. , In Fig. 3, 10 is an adder, 11.12 is a coefficient circuit,
Furthermore, in FIG. 4, a is an input terminal, 13 is a delay circuit for 262 horizontal scanning periods, 14 is a delay circuit for 263 horizontal scanning periods, 15 is an adder, 16 is a 1/2 circuit, and b is an output terminal.
第１図において入力端子１に供給された映像信号は、減
算器２，４に対して被減数信号として供給されるととも
に、加算器７にも供給されている。In FIG. 1, the video signal supplied to the input terminal 1 is supplied to the subtracters 2 and 4 as a minuend signal, and is also supplied to the adder 7.
前記の減算器２には減数信号として係数回路５の出力信
号が供給されており、前記した減算器２の出力信号はメ
モリ３に記憶される。メモリ３としては例えばＦＩＦ○
を用いたり、あるいは１フィールド期間（または１フレ
ーム期間）毎に順次交互に書込みと読出しとを行うよう
になされた２個のメモリを用いたりして、現在の１フィ
ールド期間（または１フレーム期間）の映像信号よりも
１フィールド期間（または１フレーム期間）以前の映像
信号がメモリ３から読詐されて減算器４に減数信号とし
て供給されるようにする。The output signal of the coefficient circuit 5 is supplied to the subtracter 2 as a subtraction signal, and the output signal of the subtracter 2 is stored in the memory 3. As memory 3, for example, FIF○
The current one field period (or one frame period) A video signal of one field period (or one frame period) earlier than the video signal of is read from the memory 3 and supplied to the subtracter 4 as a subtraction signal.
前記の減算器４では、それに入力端子１から供給されて
いる現在の映像信号を被減数信号とし、メモリ３から読
出された現在の１フィールド期間（または１フレーム期
間）の映像信号よりも１フィールド期間（または１フレ
ーム期間）以前の映像信号を差引いた差分の信号を係数
回路５，６に供給する。In the subtracter 4, the current video signal supplied from the input terminal 1 is used as the minuend signal, and the current video signal of one field period (or one frame period) read out from the memory 3 is shorter than the current video signal of one field period (or one frame period). (or one frame period) A difference signal obtained by subtracting the previous video signal is supplied to coefficient circuits 5 and 6.
前記した係数回路５は、例えば１よりも小さな係数を前
記の減算ｌＩ４から出力された差分の信号に乗算して減
算器２に減数信号として供給して、減算器２→メモリ３
→減算ＩＩ４→係数回路５→減算器２の一巡のループの
動作により減算器４からは、映像信号における１フレー
ム期間または１フィールド期間だけ隔てた映像信号の差
信号（動きの検出信号）が出力される。The coefficient circuit 5 described above multiplies the difference signal outputted from the subtraction lI4 by a coefficient smaller than 1, for example, and supplies it to the subtracter 2 as a subtraction signal.
→ Subtraction II 4 → Coefficient circuit 5 → Subtractor 2 Through a loop operation, subtracter 4 outputs a difference signal (motion detection signal) between video signals separated by one frame period or one field period. be done.
減算器４から出力された映像信号における１フレーム期
間または１フィールド期間だけ隔てた映像信号の差信号
は、適当な直線的な入出力特性を有する係数回路６に供
給される。前記の係数回路６は１例えば所定の係数を入
力信号に乗算する乗算器で構成されたり、あるいはＲＯ
Ｍテーブルを用いて構成できる。Difference signals between the video signals output from the subtracter 4 separated by one frame period or one field period are supplied to a coefficient circuit 6 having appropriate linear input/output characteristics. The coefficient circuit 6 may be composed of a multiplier that multiplies an input signal by a predetermined coefficient, for example, or an RO
It can be configured using M table.
係数回路６では前記した減算器４から供給された前記の
差信号に所定の係数が乗算された状態の出力信号を出力
して加算器７に供給し、前記の加算器７からは入力の映
像信号に前記した差信号が加算された状態の映像信号が
出力端子８に出力される。The coefficient circuit 6 outputs an output signal in which the difference signal supplied from the subtracter 4 is multiplied by a predetermined coefficient and supplies it to the adder 7. A video signal obtained by adding the above-mentioned difference signal to the signal is output to the output terminal 8.
前記のようにして出力端子８に出力された映像信号は、
動画の部分が強調されて、その部分の解像度が実質的に
向上された状態の映像信号となされている。The video signal output to the output terminal 8 as described above is
A portion of the moving image is emphasized, resulting in a video signal with substantially improved resolution of that portion.
第４図は走査線数が５２５本で２対１の飛越走査方式が
採用されている映像信号に対して使用されるフィールド
メモリＭの構成例であり、このフィールドメモリＭは、
前記した第１図示の信号処理回路におけるメモリ３とし
てフィールドメモリが使用される際に用いられる他、第
２図及び第３図に示されている信号処理回路におけるメ
モリ３としてフィールドメモリが使用される際にも用い
られてよい、第４図中に示されている入出力端子ａ、ｂ
と第１図乃至第３図中に示されているメモリ３における
入出力端子ａ、ｂとは互に対応しているものである。な
お、この第４図に示されているような構成のフィールド
メモリが使用された場合には、動画における動きの部分
の強調ができる他に静止画における精細度の向上も実現
できる。FIG. 4 shows a configuration example of a field memory M used for a video signal having 525 scanning lines and employing a 2:1 interlaced scanning method.
In addition to being used when a field memory is used as the memory 3 in the signal processing circuit shown in FIG. 1, the field memory is also used as the memory 3 in the signal processing circuit shown in FIGS. 2 and 3. The input/output terminals a and b shown in FIG. 4 may also be used when
The input/output terminals a and b in the memory 3 shown in FIGS. 1 to 3 correspond to each other. Note that when a field memory having the configuration shown in FIG. 4 is used, it is possible not only to emphasize moving parts in a moving image, but also to improve the definition of a still image.
前記した第１図に示した信号処理回路においては減算器
４から出力された映像信号における１フレーム期間また
は１フィールド期間だけ隔てた映像信号の差信号が、適
当な直線的な入出力特性を有する係数回路６に供給され
るようにしていたが、第２図に示されている信号処理回
路では減算器４から出力された映像信号における１フレ
ーム期間または１フィールド期間だけ隔てた映像信号の
差信号をリミッタ９を介して適当な直線的な入出力特性
を有する係数回路６に供給するようにしているのであり
、また、第３図に示されている信号処理回路では、既述
した第１図に示した信号処理回路における減算器２を加
算器１０に代えるとともに、係数回路５を係数回路１１
と係数回路１２とに分けた構成のものとしたものであり
、この第３図に示されている信号処理回路の動作は既述
した第１図示の信号処理回路の動作と全く同じであるか
ら、動作の具体的な説明は省略する。In the signal processing circuit shown in FIG. 1, the difference signal between the video signals output from the subtracter 4 separated by one frame period or one field period has appropriate linear input/output characteristics. However, in the signal processing circuit shown in FIG. 2, the difference signal between the video signals output from the subtracter 4 separated by one frame period or one field period is supplied to the coefficient circuit 6. The signal processing circuit shown in FIG. The subtracter 2 in the signal processing circuit shown in FIG.
and a coefficient circuit 12, and the operation of the signal processing circuit shown in FIG. 3 is exactly the same as the operation of the signal processing circuit shown in FIG. 1 described above. , a detailed explanation of the operation will be omitted.
（発明の効果）
以上、詳細に説明したところから明らかなように、本発
明は映像信号における１フレーム期間または１フィール
ド期間だけ隔てた映像信号の差信号を得る手段と、前記
した差信号を入力の映像信号に加算して出力する手段と
を備えてなる信号処理回路であるから、この本発明の信
号処理回路では簡単な構成の信号処理回路により画像デ
ータ自体の処理を行なって画像の動画部分を強調して、
その部分の両像の解像度が実質的に向上させるようにす
ることができるのであり、本発明によれば既述した問題
点は良好に解決できる。(Effects of the Invention) As is clear from the above detailed explanation, the present invention provides a means for obtaining a difference signal between video signals separated by one frame period or one field period, and a means for obtaining a difference signal between video signals separated by one frame period or one field period, and a method for inputting the difference signal. The signal processing circuit according to the present invention processes the image data itself using a signal processing circuit with a simple configuration, and processes the moving image part of the image. Emphasize the
The resolution of both images in that part can be substantially improved, and the above-mentioned problems can be satisfactorily solved according to the present invention.
第１図乃至第３図は本発明の信号処理回路の各異なる実
施例を示すブロック図、第４図はフィールドメモリの構
成例を示すブロック図である。
１・・・映像信号の入力端子、２，４は減算器、３・・
・フィールドメモリまたはフレームメモリ、５゜６．１
１．１２・・・係数回路、７・・・加算器、８・・・出
力端子、９・・・リミッタ、１０・・・加算器、ａ・・
入力端子、１３・・・２６２水平走査期間の遅延回路、
１４・・２６３水平走査期間の遅延回路、１５・・・加
算器、１８・・・１／２回路、ｂ・・出力端子。
特許出頴人 日本ビクター株式会社1 to 3 are block diagrams showing different embodiments of the signal processing circuit of the present invention, and FIG. 4 is a block diagram showing an example of the configuration of a field memory. 1...Video signal input terminal, 2 and 4 are subtracters, 3...
・Field memory or frame memory, 5°6.1
1.12... Coefficient circuit, 7... Adder, 8... Output terminal, 9... Limiter, 10... Adder, a...
Input terminal, 13...262 horizontal scanning period delay circuit,
14...Delay circuit for 263 horizontal scanning periods, 15...Adder, 18...1/2 circuit, b...Output terminal. Patent issuer Victor Japan Co., Ltd.
Claims (1)
像信号における１フレーム期間または１フィールド期間
だけ隔てた映像信号の差をとって動き部分信号を得る手
段と、前記した動き部分信号を入力の映像信号に加算し
て出力する手段とを備えて動画像部分の強調が行われる
ようにした信号処理回路In an image display device or an image recording/reproducing device, a means for obtaining a motion part signal by taking the difference between video signals separated by one frame period or one field period in the video signal, and a means for obtaining a motion part signal as an input video signal. A signal processing circuit comprising a means for adding and outputting the sum and outputting the sum to enhance a moving image part.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007807A JP2827024B2 (en) | 1990-01-17 | 1990-01-17 | Signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007807A JP2827024B2 (en) | 1990-01-17 | 1990-01-17 | Signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03212684A true JPH03212684A (en) | 1991-09-18 |
| JP2827024B2 JP2827024B2 (en) | 1998-11-18 |
Family
ID=11675888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007807A Expired - Lifetime JP2827024B2 (en) | 1990-01-17 | 1990-01-17 | Signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827024B2 (en) |
-
1990
- 1990-01-17 JP JP2007807A patent/JP2827024B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2827024B2 (en) | 1998-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0808070B1 (en) | Image signal processor and processing method | |
| US4807034A (en) | Noise reduction circuit for video signal having field memory | |
| JPH0748862B2 (en) | Recursive filtering method | |
| US5668914A (en) | Video signal reproduction processing method and apparatus for reproduction of a recorded video signal as either a sharp still image or a clear moving image | |
| JPS6370689A (en) | motion detection circuit | |
| JP2006523409A (en) | Spatial image conversion apparatus and method | |
| US7961961B2 (en) | Image processing apparatus and image processing program using motion information | |
| JPH03212684A (en) | Signal processing circuit | |
| JPH06319152A (en) | Spatiotemporal image filter | |
| JPH01273487A (en) | digital x-ray device | |
| JP2002095010A (en) | Image processing apparatus, image processing system, image processing method, and storage medium | |
| JPH04296176A (en) | Blurring correction circuit | |
| JPH01291581A (en) | Motion correction type television cinema device | |
| JPS59210773A (en) | Television signal processing circuit | |
| KR100266267B1 (en) | Apparatus and method for outputting one field image memory in one frame | |
| JPH02241273A (en) | Noise reduction circuit for picture signal | |
| KR920007917B1 (en) | Progressive scanning circuit | |
| JPH07170461A (en) | Imaging device | |
| JPH0437264A (en) | Noise suppression device | |
| JPH0736625B2 (en) | Motion detection circuit | |
| JPH03266565A (en) | Cyclic noise reducer | |
| JPH01194780A (en) | Line-number converting method | |
| JPH07177531A (en) | Imaging device | |
| JPH05110934A (en) | Motion vector detector for image | |
| JPH0455030B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100918 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100918 Year of fee payment: 12 |