JPH03212734A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、更に詳述すれば、分岐
命令処理機構によりパイプライン処理の乱れを抑制して
多段パイプライン処理機構を効率的に動作させて高度の
処理能力を発揮し得るデータ処理装置に関する。

〔従来の技術〕

第６図は従来のデータ処理装置において一般的に採用さ
れているパイプライン処理機構の概略の構成例を示す模
式図である。

図中１１は命令フェッチステージ（ＩＦステージ）１２
は命令デコードステージ（Ｄステージ）、１３はオペラ
ンドアドレス計算ステージ（Ａステージ）、１４はオペ
ラントフェッチステージ（Ｆステージ）、１５は命令実
行ステージ（Ｅステージ）である。

［Ｆステージ１１は図示しないメモリから命令コードを
フェッチしてＤステージ１２へ出力する。Ｄステージ１
２はＩＰステージ１１がフェッチした命令コートをデコ
ードし、そのデコード結果をＡステージ１３へ出力する
。Ａステージ１３は命令コード中で指定されたオペラン
ドの実効アドレスを計算し、その結果をＦステージ１４
へ出力する。Ｆステージ１４はＡステージ１３から入力
されたオペランドアドレスに従ってメモリからオペラン
ドアドレスをフェッチし、Ｅステージ１５へ出力する。

Ｅステージ１５はＦステージ１４から入力されたオペラ
ンドを対象として命令コード中で指定された演算を実行
し、更に必要な場合はその演算結果をメモリにストアす
る。

上述のように、従来のデータ処理装置ではパイプライン
処理機構により各命令で指定される処理は一例として５
つに分解されて順次処理される。

それぞれの５つの処理は異なる命令に対しては並列動作
させることが可能であり、理想的には５段のパイプライ
ン処理機構により５個の命令を同時並列的に処理して、
パイプライン処理を採用しない場合に比して最大で５倍
の処理能力を有するデータ処理装置が得られる。

パイプライン処理の手法は上述の如く、データ処理装置
の処理能力を大幅に向上させ得るため、処理速度が高い
データ処理装置では広く採用されている。

しかし、パイプライン処理は常に理想的な状態で動作す
るという保証はない。パイプライン処理における問題の
一つとして、分岐命令の処理が挙げられる。

たとえば、第６図に示す如き構成のパイプライン処理機
構により分岐命令をＥステージ１５において処理した後
、別の分岐命令をＩＦステージ１１が処理する場合には
、パイプライン処理が大きく乱れる。その様子を第７図
の従来のデータ処理装置における分岐命令の処理手順を
示す模式図を参照して説明する。

第７図においては、命令１）１３及び命令ｌＮｌ２が分
岐命令である。命令ｒＮ３が実行されると、既にパイプ
ライン処理が開始されている命令ＩＮ４．　　命令ＩＮ
Ｓ、　　命令ＩＮ６．　　命令ＩＮ７はキャンセルされ
、命令ＩＮ３の分岐先命令である命令ＩＮＩＩの処理が
新たにＩＦステージ１１から開始される。

命令ＩＮ３がＥステージ１５で実行されてから命令ＩＮ
ＩＩがＥステージ１５で実行されるまでには４命令分の
処理時間が無駄になる。

命令ｌＮｌ２についても同様に４命令分の処理時間が無
駄になる。

この無駄時間は分岐命令の実行後に処理されるべき命令
のフェッチが分岐命令に対する全パイプライン処理が終
了した後に行われるために生しる。

従って、パイプライン処理の段数が多ければ多い程、無
駄時間も長くなる。

このような、分岐命令の実行に際するパイプライン処理
の乱れを抑制する目的で、ＩＦステージ１１において命
令をフェッチする時点で分岐命令の分岐先を予測し、そ
の分岐命令がＥステージ１５において実行される以前に
命令のフェッチ先を予め分岐先へ変更する先行分岐処理
が採用されている。

このような先行分岐処理をプリブランチ処理と称する。

第８図は上述のようなプリブランチ処理に使用される従
来のデータ処理装置のブランチターゲットバッファ（Ｂ
ＴＢ）及び命令フェッチ部の構成例を示す模式図である
。

ＢＴＢ１６０は、複数のエントリにて構成され、それぞ
れのエントリは分岐命令アドレスフィールド。

エントリが有効であるか否かを示す有効ビットフィール
ド及び分岐先アドレスフィールドにて構成されている。

分岐命令アドレスフィールドには、分岐命令のアドレス
が登録される。分岐先アドレスフィールドにはそれぞれ
の分岐命令が分岐した場合の分岐先アドレスが登録され
る。

Ｅステージ１５において分岐命令が分岐を発生すると、
その命令のアドレスと分岐先アドレスとが対になってそ
れぞれＢＴＢ１６０の分岐命令アドレスフィールドと分
岐先アドレスフィールドとに登録され、対応する有効ビ
ットフィールドのビットが“１“にセットされる。

１Ｆステージ１１による命令のフェッチは、フェッチす
べき命令のアドレスをカウンタ口ＩＮＰＣ１１５にセッ
トすることにより行われる。

ＩＰステージ１１が命令をフェッチすると、カウンタＱ
ＩＮＰＣ１１５の値であるその命令のアドレスがデコー
ダ１９０によりデコードされ、このデコード結果に従っ
てＢＴＢ１６０の対応するエントリが指定される。

指定されたＢＴ３１６０中の分岐命令アドレスフィール
ドの値は比較器１９１へ出力されるが、比較器１９１に
はカウンタＱＩＮＰＣ１１５の値も与えられており、両
者は比較器１９１で比較される。

この比較器１９１による比較結果が一致し、且つ対応す
る有効ビットフィールドのビットが“１″であれば、プ
リブランチが発生する。即ち、比較器１９１の比較結果
が一致したことを示す信号“ｌ”と有効ビットフィール
ドの値“１”とが共にＡＮＤゲート１９２へ入力される
ので、その“１″出力がプリブランチ発生信号として分
岐先アドレスレジスタ１６１に与えられると共に命令フ
ェッチシーケンスがＢＴＢ１６０中の分岐先アドレスフ
ィールドの値に変更される。

具体的には、分岐先アドレスレジスタ１６１はＢＴＢ１
６０中の分岐先アドレスフィールドからの出力をラッチ
し、このアドレスの命令、即ち分岐先命令をフェッチし
て命令キュー１１２に格納する。

このようにして分岐先命令が命令キュー１１２に格納さ
れると、それに対応して入力ポインタＰ１１６４がイン
クリメントされる。この現在入カポインタＰ１１６４が
指示している位置の一つ前の位置には分岐命令が格納さ
れている。即ち、命令キュー１１２には分岐命令とこの
分岐命令からの分岐先命令とが連続して格納されている
。従って、Ｄステージ１２以降の各ステージにおける処
理を混乱させることなく、命令シーケンスを変更するこ
とが可能である。

〔発明が解決しようとする課題〕

上述の如く、プリブランチ処理の採用により、命令フェ
ッチステージにおいて命令フェッチシーケンスを予め分
岐先へ切換えれば、パイプライン処理の効率は一般的に
向上する。

しかし、命令キュー１１２の各エントリの命令フィール
ドのサイズが命令フェッチのデータサイズ以下である場
合、たとえば命令が４バイト（３２ビツト）単位でフェ
ッチされ、一方命令キュー１１２の命令フィールドのサ
イズが２ハイド（１６ビツト）であるような場合には、
分岐命令の最後が命令フェッチのデータサイズの境界で
終わらない場合、あるいは分岐先命令の先頭が命令フェ
ッチのデータサイズの境界から始まらない場合等が有り
得る。

このような場合には、命令キューの内部で分岐命令と分
岐先命令との間に無効なコードが介在することになるの
で、命令キューの制御が不可能になる。

本発明はこのような事情に鑑みてなされたものであり、
命令キューの内部において分岐命令と分岐先命令との間
に無効なコードが介在するような状況においても、命令
キューの制御が可能なデータ処理装置の提供を目的とす
る。

〔課題を解決するための手段〕

本発明のデータ処理装置では、分岐発生時専用の出力ポ
インタを備え、分岐発生時にはその分岐の原因となった
命令の命令キューでの格納位置と分岐先命令のアドレス
とに基づいて分岐先命令の格納位置を分岐発生時専用の
出力ポインタに与える。

〔作用〕

本発明のデータ処理装置では、分岐発生時に、命令キュ
ーの内部において分岐命令と分岐先命令との間に無効な
コードが介在する場合にも、分岐発生時専用の出力ポイ
ンタにより命令キューからの命令の出力位置が補正され
て分岐命令の先頭から出力され、正しくプリブランチが
行われる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「機能ブロックの構成」 第４図は本発明のデータ処理装置の一構成例を示すブロ
ック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部５１．命令デコード部５２、　ＰＣ
計算部５３．オペランドアドレス計算部５４゜マイクロ
ＲＯＭ部５５．データ演算部５６．外部バスインターフ
ェイス部５７に分かれる。

第４図では、その他にＣＰＵ外部ヘアドレスを出力する
ためのアドレス出力回路５８と、ＣＰＵ外部とデータを
入出力するためのデータ入出力回路５９とを他の機能ブ
ロック部と分けて示した。

（１，１）　　ｒ命令フェッチ部」 命令フェッチ部５１にはブランチバッファ、命令キュー
とその制御部等があり、次にフェッチすべき命令のアド
レスを決定してブランチバッファあるいはＣＰＵ外部の
メモリから命令をフェッチする。

またブランチバッファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティプキャ
、シュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３１号公報に開示されている。

次にフェッチすべき命令のアドレスは、後述する命令キ
ュー１１２（第１図参照）へ入力すべき命令のアドレス
として専用のカウンタにて計算される。

分岐あるいはジャンプが発生した場合には、新たな命令
のアドレスがＰＣ計算部５３またはデータ演算部５６か
ら転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部５７を通じて、フェッチすべ
き命令のアドレスがアドレス出力回路５８からＣＰＵ外
部へ出力されることにより、データ入出力回路５９から
命令コードがフェッチされる。

そして、バンファリングした命令コードの内、次にデコ
ードすべき命令コードが命令デコード部５２へ出力され
る。

（１，２）　　ｒ命令デコード部」 命令デコード部５２においては、基本的には１６ビノト
（ハーフワード）単位で命令コードがデコートされる。

このブロックには命令コードの第１ハーフワードに含ま
れるオペレーションコードをデコードするＦＨ−デコー
ダ、第２．第３ハーフワードに含まれるオペレーション
コードをデコートするＮＦＨＷデコーダ、アドレッシン
グモードをデコードするアドレッシングモードデコーダ
が含まれる。

これらＦＨ−デコーダ、ＮＦＨ−デコーダ、アドレッシ
ングモードデコーダを一括して第１デコーダと称する。

ＦＨＷデコーダあるいはＮＦＨ−デコーダの出力を更に
デコードしてマイクロＲＯＭのエントリアドレスを計算
する第２デコーダ及びオペランドアドレス計算の際のパ
イプラインコンフリクトをチエツクするアドレス計算コ
ンフリクトチエツク機構も命令デコード部５２に含まれ
る。

命令デコード部５２は命令フェッチ部５１から入力され
た命令コードを２クロツク（１ステツプ）につき０〜６
バイトずつデコードする。デコード結果の内、データ演
算部５６での演算に関係する情報がマイクロＲＯＭ部５
５へ、オペランドアドレス計Ｘに関係する情報がオペラ
ンドアドレス計算部５４へ、ＰＣ計算に関係する情報が
ｐｃ計算部５３へそれぞれ出力される。

（１，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部５５には、主にデータ演算部５６を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ、　　マイクロシーケンサ、マイクロ命令デコーダ
等が含まれる。

マイクロ命令はマイクロＲＯＭから２クロツク（１ステ
ツプ）に１度続出される。マイクロシーケンサはマイク
ロプログラムで示されるシーケンス処理の他に、例外１
割込及びトラップ（この３つを合わせてＥＩＴと称する
）の処理をハードウェア的に受付ける。またマイクロＲ
ＯＭ部５５はストアバッファの管理も行う６ マイクロｌｌ０Ｍ部５５には命令コードに依存しない割
込みあるいは演算実行結果によるフラッグ情報と、第２
デコーダの出力等の命令デコード部の出力が入力される
。

マイクロデコーダの出力は主にデータ演算部５６に対し
て出力されるが、ジャンプ命令の実行による他の先行処
理中止情報等の一部の情報は他のブロックへも出力され
る。

（１，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部５４は命令デコード部５２のアドレス
デコーダ等から出力されたオペランドアドレス計算に関
係する情報によりハードワイヤード制御される。このブ
ロックではオペランドのアドレス計算に関するほとんど
の処理が行われる。メモリ間接アドレッシングのための
メモリアクセスのアドレス及びオペランドアドレスがメ
モリにマツプされたＩ／ＣＩＩ域に入るか否かのチエツ
クもこのオペランドアドレス計算部５４で行われる。

アドレス計算結果は外部バスインターフェイス部５７へ
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部から入力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部５７を通してアドレス出力回路５ＢからＣＰ
Ｕ外部へ参照すべきメモリアドレスが出力されることに
より、データ入出力部５９から入力された間接アドレス
値が命令デコード部５２をそのまま通過してフェッチさ
れる。

（１，５）　　ｒＰＣ計算部Ｊ ＰＣ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のＰＣ値を計算する。

本発明のデータ処理装置は可変長命令セントを有してお
り、命令をデコードしなければその命令の長さが判らな
い。このため、ＰＣ計算部５３は命令デコード部５２か
ら出力される命令長をデコード中の命令のＰＣ値に加算
することにより次の命令のＰＣ値を作り出す。

ｐｃ計算部５３の計算結果は各命令のｐｃ値として命令
のデコード結果と共に出力される。

（１，６）　　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制御され
、マイクロＲＯＭ部５５の出力情報に従って各命令の機
能を実現するに必要な演算をレジスタと演算器とで実行
する。

演算対象となるオペランドがアドレスあるいは即値であ
る場合は、データ演算部５６はオペランドアドレス計算
部５４で計算されたアドレスあるいは即値を外部バスイ
ンクフェイス部５７を通じて得る。

また、演算対象となるオペランドがＣＰＵ外部のメモリ
にある場合は、アドレス計算部５４で計算されたアドレ
スをバスインタフェイス部５７がアドレス出力回路５８
から出力することにより、データ演算部５６はＣＰｕ外
部のメモリからフェッチしたオペランドをデータ入出力
回路５９から得る。

演算器としてはＡＬＵ、　　バレルシフク、プライオリ
ティエンコーダあるいはカウンタ、シフトレジスタなど
がある。レジスタと主な演算器との間は３バスで結合さ
れており、１つのレジスタ間演算を指示する１マイクロ
命令は２クロツク（１ステツプ）で処理される。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部ハ
スインターフェイス部５７を通してアドレス出力回路５
８からアドレスがＣＰＵ外部へ出力されることにより、
データ入出力回路５９を通して目的のデータがデータｆ
Ｒ算部５６ヘフエノチされる。

データ演算部５６がＣＰＵ外部のメモリからデータをリ
ードする場合は、リードすべきデータのアドレスが＾Ａ
ルジスタ７６にセットされ、そのアドレスが外部バスイ
ンターフェイス部５７を通じてアドレス出力回路５８か
ら出力されることにより、データがデータ入出力回路５
９から後述するＤＤハス１０８（第１図参照）を通して
［ｌ［ｌ１２ルジスク７７（第１図参照）へ取込まれる
。

データ演算部５６がＣＰＵ外部のメモリへデータをライ
トする場合は、ライトすべきデータのアドレスがＡＡＩ
レジスタ７６にセットされ、そのアドレスが外部バスイ
ンターフェイス部５７を通してアドレス出力回路５８か
ら出力されることにより、後述するＤＤＲ２レジスタ７
８（第１図参照）にセットされているデータがＤＤババ
ス０８を通じてデータ入出力回路５９からＣＰＵ外部へ
出力される。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部５６が得た場合は、これを
命令フェッチ部１１とＰＣ計算部１３とへ出力する。

（１，７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部５７は本発明のデータ処理装置の
外部バスでの通信を制御する。メモリのアクセスはすべ
てクロック同期で行われ、最小２クロックサイクル（１
ステツプ）で行うことができる。

メモリに対するアクセス要求は命令フェッチ部５１、オ
ペランドアドレス計算部５４及びデータ演算部５６から
独立に生じる。更に、オペランドプリフェッチを行うた
めのアクセス要求も生じる。

外部ハスインターフェイス部５７はこれらのメモリアク
セス要求を調停する。更に、メモリとＣＰＵとを結ぶデ
ータバスサイズである３２ビツト（１ワード）の整置境
界を跨ぐメモリ番地にあるデータのアクセスは、このブ
ロック内で自動的にワード境界を跨ぐことが検知されて
２回のメモリアクセスに分解されて行われる。

ブリフェッチされるオペランドとストアされるオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオペランドへのバイパス処理もこ
の外部バスインターフェイス部５７で行われる。

命令フェッチ部５１からのアクセス要求がある場合は、
後述するＣＡＭレジスタ１４２（第１図参照）にアクセ
ス対象のアドレスがセットされる。アドレス計算部５４
からのアクセス要求がある場合は、■＾レジスタ１２５
にアクセス対象のアドレスがセントされる。データ演算
部５６からのアクセス要求がある場合は、ＡＡＩレジス
タ７６にアクセス対象のアドレスがセントされる。

オペランドのブリフェッチのためのアクセス要求がある
場合は、ＦＡレジスタ１２７にセットされたアクセス対
象のアドレスがＡ＾ババス０７へ出力されることにより
、ＣＰＵ外部のメモリから外部バスインターフェイス部
５７ヘオペランドデータがフェッチされる６フエツチさ
れたオペランドデータはＩ）Ｄバス１０ｇを通してＳ［
１ＡＴＡ８０へ入力される。また、アクセスに使用され
たＡＡババス０７上のアドレスがＳＣＡＭ７９へ入力さ
れる。

ＳＣＡＭ７９と５ＤＡＴＡ８０とは一致指示線９０によ
り相互に接続されている。５ＤＡＴＡ８０には整置され
た４バイトのデータが２個まで入る。ＳＣＡＭ７９には
５ＤＡＴＡ８０中のデータに対応するアドレスが入る。

５ＤＡＴＡ８０へのデータの入力は整置された上で行わ
れるが、そのデータをデータ演算部５６が取出して使用
する際には、任意のアドレスから任意のデータ長（但し
、４バイト以内）を取出すことが可能である。

（２）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機構は第５
図に模式的に示される如く構成されている。

命令のブリフェッチを行う命令フェッチステージ（ＩＰ
ステージ）３１．　　命令のデコードを行うデコードス
テージ（Ｄステージ）３２．　　オペランドのアドレス
計算を行うオペランドアドレス計算ステージ（Ａステー
ジ）３３．　　マイクロＲＯＭアクセス（特にＲステー
ジ３６と称す）を行う部分とオペランドのブリフェッチ
（特にＯＦステージ３７と称す）を行う部分とからなる
オペランドフェッチステージ（Ｆステージ）３４．　　
命令を実行する実行ステージ（Ｅステージ）３５の５段
構成を本発明のデータ処理装置のパイプライン処理の基
本とする。

Ｅステージ３５では１段のストアバッファがある他、高
機能命令の一部は命令の実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立して動作する。各ステージ
は１回の処理を最小２クロック（ｌステップ）で行うこ
とができる。従って、理想的には２クロツク（ｌステッ
プ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行えるように設計さ
れている。また、本発明のデータ処理装置では複数のメ
モリオペランドを持つ命令に対しては、メモリオペラン
ドの数に基づいてデコード段階で複数のパイプライン処
理華位（ステップコード）に分解してパイプライン処理
を行う。

パイプライン処理華位の分解方法に関しては特開昭６３
−８９９３２号公報に詳しく開示されている。

ＩＦステージ３１からＤステージ３２へ渡される情報は
命令コード４０そのものである。Ｄステージ３２からＡ
ステージ３３へ渡される情報は命令で指定された演算に
関するもの（Ｄコード４１と称す）と、オペランドのア
ドレス計算に関係するもの（Ａコード４２と称す）との
２つがある。

Ａステージ３３からＦステージ３４へ渡される情報はマ
イクロプログラムルーチンのエントリアドレスあるいは
マイクロプログラムのパラメータ等を含むＲコード４３
と、オペランドのアドレスとアクセス方法指示情報等を
含むＦコード４４との２つである。

Ｆステージ３４からＥステージ３５へ渡される情報は演
算制御情報とリテラル等を含むＥコード４５と、オペラ
ンドあるいはオペランドアドレス等を含むＳコード４６
との２つである。

Ｅステージ３５以外のステージで検出されたＥＩＴは、
そのコードがＥステージ３５へ到達する迄はＥＩＴ処理
を起動しない。Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＦステージ３１からＦス
テージ３４までの間で処理されている命令はまだ実行段
階に至っていないからである。従って、Ｅステージ３５
以外で検出されたＥＩＴは、それが検出されたことがス
テップコード中に記録されて次のステージへ伝えられる
のみである。

（２，１）　　ｒパイプライン処理単位」（２，１，１
）　　ｒステップコードへの命令の分解」本発明のデー
タ処理装置では、上述のパイプライン機構の特徴を生か
したパイプライン処理を行う。

Ｄステージ３２では“２ハイドの命令基本部＋θ〜４バ
イトのアドレッシング拡張部”、“多段間接モード指定
部子アドレッシング拡張部”又は命令固有の拡張部を１
つのデコード単位として処理する。

各回のデコード結果をステップコードと称し、Ａステー
ジ３３以降ではこのステップコードをパイプライン処理
の単位としている。ステップコードの数は命令毎に固有
であり、多段間接モード指定を行わない場合は、１つの
命令は最小１個、最大３個のステップコードに分かれる
。多段間接モード指定が行われた場合はそれだけステッ
プコードが増加する。

（２，１，２）　　ｒプログラムカウンタの管理」本発
明のデータ処理装置のパイプライン上に存在するステッ
プコードは全て別命令に対するものである可能性があり
、このためプログラムカウンタの値はステップコード毎
に管理される。全てのステップコードは、そのステップ
コードを発生した命令のプログラムカウンタ値を有する
。

ステップコードに付属してパイプラインの各ステージを
流れるプログラムカウンタ値はステンブブログラムカウ
ンタ（ＳＰＣ）　と称する。ＳＰＣはパイプラインの各
ステージ間を次々と受渡されていく。

（２，２）　　ｒ各パイプラインステージの処理Ｊ各パ
イプラインステージの入出カステップコードには第５図
に示したように便宜上名前が付けられている。

また、ステップコードはオペレーションコードに関する
処理を行い、マイクロプログラムのエントリアドレス及
びＥステージ３５に対するパラメータ等になる系列と、
Ｅステージ３５のマイクロ命令に対するオペランドにな
る系列との２系列がある。

（２，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１は命令をメモリある
いはブランチバッファからフェッチして命令キュー１１
２（第１図参照）へ入力し、Ｄステージ３２に対して命
令コードを出力する。命令キュー１１２への入力は整置
された４ハイド単位で行われる。

メモリから命令をフェッチする場合は、整置された４バ
イトにつき最小２クロック（１ステツプ）を要する。ブ
ランチターゲットバッファ１６０（ＢＴＢ：第１図及び
第２図参照）がヒントした場合は、整置された４バイト
につき１クロツクでフェッチ可能である。命令キュー１
１２の出力単位は２バイト毎ｌこ可変であり、２クロツ
クの間に最大６バイトまで出力できる。また、分岐の直
後には命令キュー１１２をバイパスして命令基本部２バ
イトを直接命令デコーダへ転送することも可能である。

ブランチターゲットバッファ１６０への命令の登録及び
クリア等の制御、ブリフェッチ先の命令のアドレスの管
理及び命令キュー１１２の制御もＩＰステージ３１で行
う。

１Ｆステージ３１で検出するＥｒＴには、命令をメモリ
からフェッチする際のハスアクセス例外あるいはメモリ
保護違反などによるアドレス変換例外がある。

（２，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら入力された命令コードをデコードする。

デコードは命令デコード部５２のＦＨＷデコーダ、ＮＰ
Ｈ−デコーダ及びアドレッシングモードデコーダを合わ
せた第１デコーダを使用して、２クロツク（１ステツプ
）単位に１度行ない、１回のデコード処理でθ〜６バイ
トの命令コードを消費する（ＲＥＴ命令の復帰先アドレ
スを含むステップコードの出力処理などでは命令コード
を消費しない）。Ｄステージ３２は１回のデコードでＡ
ステージ３３に対してアドレス計算情報としてのＡコー
ド４２である約３５ビツトの制御コードと最大３２ビツ
トのアドレス修飾情報と、オペレーションコードの中間
デコード結果としてのＤコード４１である約５０ビツト
の制御コードと、８ビツトのリテラル情報とを出力する
。

Ｄステージ３２では、各命令のＰＣ計算部５３の制御。

命令キュー１１２からの命令コードの出力処理をも行う
。

Ｄステージ３２で検出するＥＩＴには予約命令例外があ
る。また、ＩＰステージ３１から転送されてきた各種Ｅ
ｌ↑はステップコード内にエンコードする処理をしてＡ
ステージ３３へ転送する。

（２，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
は処理機能が大きく２つに分かれる。１つは命令デコー
ド部５２の第２デコーダを使用してオペレーションコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部５４でオペランドアドレスの計算を行う処理
である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムのエントリアドレスとマイクロプログラ
ムに対するパラメータなどを含むＲコード４３の出力を
行う。なお、レジスタあるいはメモリの書込み予約は、
アドレス計算で参照したレジスタやメモリの内容がパイ
プライン上を先行する命令で書換えられることにより誤
ったアドレス計算が行われるのを防ぐためのものである
。レジスタあるいはメモリの書込み予約はデッドロック
を避けるため、ステ、プコード毎ではなく命令毎に行う
。

レジスタ及びメモリへの書込み予約については特廓昭６
２−１４４３９４号に詳細に開示されている。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従いオペランドアドレス計算部５４で
加算あるいはメモリ間接参照を組合わせてアドレス計算
を行い、その計算結果をＦコード４４として出力する。

この際、アドレス計算に伴うレジスタ及びメモリの続出
し時にコンフリクトチエツクが行われ、先行命令がレジ
スタあるいはメモリへの書込み処理を終了していないた
めコンフリクトが指示されれば、先行命令がＥステージ
３５で書込み処理を終了するまで待機する。また、オペ
ランドアドレス及びメモリ間接参照のアドレスがメモリ
にマツプされたＩ１０領域に入るか否かのチエツクも行
われる。

Ａステージ３３で検出するＢＩＴには予約命令例外特権
命令例外、バスアクセス例外、アドレス変換例外、メモ
リ間接アドレッシング時のオペランドブレイクポイント
ヒントによるデバッグトラップがある。Ｄコード４１又
はＡコード４２自体がＥＩＴを発生したことを示してい
れば、Ａステージ３３はそのコードに対してアドレス計
算処理をせず、そのＥＩＴをＲコード４３及びＦコード
４４へ伝える。

（２，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４も処
理が大きく２つに分かれる。一方はマイクロＲＯＭのア
クセス処理であり、特にＲステージ３６と称する。他方
はオペランドプリフェッチ処理であり、特にＯＦステー
ジ３７と称する。Ｒステージ３６と叶ステージ３７とは
必ずしも同時に動作するわけではなく、メモリアクセス
権が獲得できるか否か等に依存して独立に動作する。

Ｒステージ３６の処理であるマイクロＲＯＭアクセス処
理は、Ｒコード４３に対して次のＥステージ３５での実
行に使用する実行制御コードであるＥコード４５を生成
するためのマイクロＲＯＭアクセスとマイクロ命令デコ
ード処理とである。１つのＲコード４３に対する処理が
２つ以上のマイクロプログラムステップに分解される場
合、マイクロＲＯＭはＥステージ３５で使用され、次の
Ｒコード４３はマイクロＲＯＭアクセス待ちになる。Ｒ
コード４３に対するマイクロＲＯＭアクセスが行われる
のは、その前のＥステージ３５での最後のマイクロ命令
実行の時である。本発明のデータ処理装置では、はとん
どの基本命令は１マイクロプログラムステツプで行われ
るため、実際にはＲコード４３に対するマイクロＲＯＭ
アクセスが次々と行われることが多い。

Ｒステージ３６で新たに検出するＢＩＴはない。Ｒコー
ド４３が命令処理再実行型のＥＩＴを示している場合は
そのＥＴＴ処理に対するマイクロプログラムが実行され
るので、Ｒステージ３６はそのＲコード４３に従ったマ
イクロ命令をフェッチする。

Ｒコード４３が奇数アドレスジャンプトラップを示して
いる場合、Ｒステージ３６はそれをＥコード４５によっ
て伝える。これはプリブランチに対するもので、Ｅステ
ージ３５ではそのＥコード４５で分岐が生しなければそ
のプリブランチを有効として奇数アドレスジャンプトラ
ップを発生する。

（２，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３７はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード４４を入力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではワード境界を
跨いでもよいが、４ハイド以下のオペランドフェッチを
指定する。Ｆコード４４にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ３３で計算
したオペランドアドレス自体あるいは即値をＥステージ
３５に転送する場合にはオペランドプリフェッチは行わ
ず、Ｆコード４４の内容をＳコード４６として転送する
。

ブリフェッチしようとするオペランドと、Ｅステージ３
５が書込み処理を行おうとするオペランドとが一致する
場合は、オペランドブリフェッチはメモリからは行われ
ずにバイパスして行われる。

また、Ｉ／Ｃ１ｉ域に対してはオペランドプリフェッチ
を遅延させ、先行命令の処理が全て完了するまで待って
オペランドフェッチを行う。

叶ステージ３７で検出されるＢＩＴには、ハスアクセス
例外、アドレス変換例外、オペランドプリフェッチに対
するブレイクポイントヒツトによるデバッグトラップが
ある。

Ｆコード４４がデバッグトラップ以外のＢＩＴを示して
いる場合はそれをＳコード４６へ転送し、オペランドプ
リフェッチは行われない。Ｆコード４４がデバッグトラ
ップを示している場合はそのＦコード４４に対してＥＩ
Ｔを示していない場合と同し処理をすると共にデバッグ
トラップがＳコード４６へ伝えられる。

（２，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を入力として動作する。このＥステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は全てＥステージ３５のため
の前処理である。Ｅステージ３５でジャンプ命令が実行
されたり、あるいはＢＩＴ処理が起動されたりした場合
は、ＩＰステージ３１からＦステージ３４までの間に行
われた処理は全て無効化される。Ｅステージ３５はマイ
クロプログラムにより制御され、Ｒコード４３に示され
たマイクロプログラムのエントリアドレスからの一連の
マイクロプログラムを実行することにより命令を実行す
る。

マイクロＲＯＭの読出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従って、マイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
できる。また、Ｅステージ３５はデータ演算部５６にあ
るストアバッファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行とをパイプライン処理
することもできる。

Ｅステージ３５では、Ａステージ３３で行われたレジス
タ及びメモリに対する書込み予約をオペランドの書込み
後に解除される。

また、条件分岐命令がＥステージ３５で分岐を発生した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えが行われる。

Ｅステージ３５で検出されるＢＩＴには、バスアクセス
例外、アドレス変換例外、デバッグトラップ。

奇数アドレスジャンプトラップ、予約機能例外。

不正オペランド例外、予約スタックフォーマット例外、
ゼロ除算トラップ、無条件トラップ、条件トラップ、遅
延コンテキストトラップ、外部割込遅延割込、リセット
割込、システム障害がある。

Ｅステージ３５で検出されたＢＩＴは全てＢＩＴ処理さ
れるが、Ｅステージ以前のＩＰステージ３１からＦステ
ージ３４の間で検出され且つＲコード４３あるいはＳコ
ード４６に反映されているＢＩＴは必ずしもＢＩＴ処理
されるとは限らない。ＩＦステージ３１からＦステージ
３４の間で検出されたが、先行の命令がＥステージ３５
でジャンプ命令が実行されたなどの原因でＥステージ３
５まで到達しなかったＥｒＴは全てキャンセルされる。

そのＥＩＴを起こした命令はそもそも実行されなかった
ことになる。

外部割込及び遅延割込は命令の切目でＥステージ３５に
直接受付けられ、マイクロプログラムにより必要な処理
が実行される。その他の各種ＢＩＴの処理はマイクロプ
ログラムにより実行される。

（２，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ラッチと出力ランチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは１つ前に行った処理が終わり、そ
の処理結果を出力ランチから次のステージの入力ラッチ
へ転送し、自身のステージの入力ランチに次の処理に必
要な入力信号が総て揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する入力信号が全て有効となり、今
の処理結果を後段のステージの入力ランチに転送して出
力ランチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待ち
）になる。出力ランチから次のステージの入力ランチへ
の転送を行う場合には次のステージの入力ラッチが空き
状態になっている必要があり、次のステージの入力ラン
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生しると各ステージの処理自体が遅延する。

（３）「分岐命令の処理」 本発明のデータ処理装置においては、上述のように多段
構成のパイプライン処理を採用しているため、分岐命令
を実行した際のオーバヘッドが大きい。このオーバヘッ
ドを小さくするためにＩＦステージ１１においてプリブ
ランチ処理を行っている。

プリブランチ処理はＥステージ１５において分岐する代
わりにＩＦステージ１１において予め分岐することによ
り、可及的早期において分岐先命令をパイプライン処理
機構へ取込むことを目的としている。

また、本発明のデータ処理装置のプリブランチ処理は可
変長の分岐命令にも対応可能であり、従来の固定長の分
岐命令にのみ対応可能であったプリブランチ処理に比し
て、処理可能な分岐命令の数が大幅に増加する。

本発明のデータ処理装置に限らず、−ｉ的にブタ処理装
置では分岐命令が実行される頻度は非常に高く、このた
めプリブランチ処理による性能向上の効果は大きい。

（３，１）　　ｒ分岐命令の種類」 本発明のデータ処理装置では、命令フェッチステージに
おいてプリブランチを行う命令をプリフランチ命令と称
す。このプリブランチ命令には、無条件分岐命令のよう
に、必ず分岐する命令も含まれる。

本発明のデータ処理装置が有する分岐命令は、分岐条件
がスタティックであるかダイナミックであるか及び分岐
先がスタティックであるかダイナミックであるかにより
計４種類に分類される。しかし、本発明のデータ処理装
置においては以下の２種類の命令をプリブランチ命令と
して扱う。

第１は、分岐条件及び分岐先共にスタティックな命令で
ある。この種の命令には無条件分岐命令（ＢＲＡ）とサ
ブルーチン呼出し命令（ＢＳＲ）とがある。

第２は、分岐条件がダイナミックで分岐先がスタティッ
クな命令である。この種の命令には、条件分岐命令（Ｂ
ｃｃ）とループ制御命令（ＡＣＢ）とがある。

（３，２）　　ｒ分岐命令処理回路の機能構成」第１図
は本発明のデータ処理装置の全体の構成を示すブロック
図である。

第１図には、命令フェッチ部５１．命令デコート部５２
．　ＰＣ計算部５３．オペランドアドレス計算部５４デ
ータ演算部５６．外部ハスインターフェイス部５７のそ
れぞれに含まれる内部回路の構成と、アドレス出力回路
５８．データ入出力回路５９等が示されている。

命令デコーダ１１１とｐｃ加算器１３２の入力端及びア
ドレス加算器１２４の入力側とは、ディスプレースメン
ト値１分岐命令の変位値を転送するＤＩＳＰバス１００
にて接続されている。

命令デコーダ１１１　とアドレス加算器１２４の入力側
とは、ステップコード生成に使用された命令コード長、
スタックブツシュモード時のプリデクリメント値等を転
送する補正値バス１０２とでも接続されている。

命令デコーダ１１１とｐｃ加算器１３２の入力側とは、
ステップコード生成に使用した命令コード長を転送する
命令長ハス１０１　とでも接続されている。

レジスタファイル１４４　とアドレス加算器１２４の入
力側とは、レジスタファイル１４４に蓄えられているア
ドレス値を転送するＡバス１０３で接続されている。

命令デコーダ１１１には命令キュー１１２から命令コー
ドが入力される。命令デコーダ１１１の出力部には、プ
リブランチ処理により条件分岐命令の分岐条件指定フィ
ールドをＥステージ１５へそのまま出力するか、条件指
定を反転して出力するかを選択する分岐条件生成回路１
１４が備えられている。

命令長バス１０１の値とＤＩＳＰハス１００の値とを入
力とし、いずれかを選択して出力する被加算値選択回路
１３１の出力と、Ｄステージ１２においてデコードされ
た命令のＰＣ値を保持するＤＰＣ１３５の値またはステ
ップコードの切目毎の作業用ＰＣ値を保持するＴＰＣ１
３４の値のいずれかとはＰＣ加算器１３２へ入力される
。

ｐｃ加算器１３２の出力はｐｃ加算器出力ラうチ１３３
にラッチされた後、ＰＯババス０５へ出力される。

ＰＯハス１０５は、ラッチＴＰＣ１３４，ラッチＤＰＣ
１３５゜Ａステージ１３において処理中の命令のＰＣ値
を保持するラッチＡＰＣ１３６とに接続している。

ＴＰＣ１３４にはＥステージ１５で分岐あるいはジャン
プが生じた際に新たな命令アドレスを入力するためのＣ
Ａババス０４からの入力経路もある。

補正値ハス１０２の出力とＤＩＳＰバス１００の出力と
はディスプレースメント選択回路１２２へ入力され、い
ずれか一方がアドレス加算器１２４へ入力される。

ＤＩＳＰバスｌＯＯの出力とＡバス１０３の出力とはベ
ースアドレス選択回路１２３へ入力され、いずれか−方
がアドレス加算器１２４へ入力される。

アドレス加算器１２４は、ディスプレースメント選択回
路１２２の出力、ベースアドレス選択回路１２３の出力
及びＡハス１０３から入力された値をシフトすることに
より、１倍、２倍、４倍、８倍の値をとるインデックス
値生成回路１２１の出力の３つ値を入力として３値加算
を行う。

アドレス加算器１２４の出力値はアドレス加算器出力ラ
ッチ１２５を通じてへ〇ハス１０６へ出力される。

ＡＯババス０６は、メモリ間接アドレッシング時に、Ａ
Ａババス０７を通してアドレス出力口８５８からＣＰＵ
外部ヘアドレス値を出力する際にそのアドレス値を保持
するラッチｒＡ１２６と、Ｆステージ１４におけるオペ
ランドフェッチ時に、靜バス１０７を通してアドレス出
力回路５８からＣＰＵ外部へオペランドアドレス値を出
力する際にそのオペランドアドレス値を保持するラッチ
ＦＡ１２７とに接続されている。

ラッチＦＡＩ２７は、アドレス加算器１２４により計算
されたオペランドアドレスをＥステージＩ５で使用する
ためにオペランドアドレス値を保持するラッチ５Ａ１４
１への出力経路を有する。

ラッチ５Ａ１４１は、データ演算部５６の汎用データバ
スであるＳバス１０９への出力経路を存する。

命令のアドレスを転送するＣＡババス０４はＰＣ加算器
出力ララッチ３３と、ラッチＴＰＣ１３４と、命令フェ
ッチ部５１がブリフェッチする命令コードのアドレスを
管理するカウンタＱｒＮＰＣ１１５と、命令フェッチの
ためのアドレスをＡＡババス０７を通してアドレス出力
回路５８からＣＰＵ外部へ出力する際にその値を保持す
るラッチＣＡＡＩ４２と、Ｅステージ１５において分岐
あるいはジャンプが生した際に新たな命令アドレスをＳ
バス１０９から入力するＥＢレジスタ１４３とに接続さ
れている。

ラッチＡＰＣ１３６は、Ａバス１０３　と、Ｆステージ
１４において処理中の命令のＰＣ値を保持するためのラ
ンチＦＰＣ１３７とへの出力経路を有する。

ラッチＦＰＣ１３７は、Ｅステージ１５において処理中
の命令のＰＣ値を保持するう７　ｆｃＰｃ１３Ｂへの出
力経路を有する。

ラッチＣＰＣｌ３８は、Ｓバス１０９と、−分岐履歴書
換えのためにＰＣ値の最下位バイトの値を保持するう・
ノチ０ＰＣＩ３９とに出力経路を有する。

レジスタファイル１４４は汎用レジスタあるいは作業用
レジスタ等にて構成されており、Ｓバス１０９とＡバス
１０３とへの出力経路を有し、Ｄバス１１０からの入力
経路を有する。

データ演算部５６の演算機構であるデータ演算器１４５
は、Ｓバス１０９からの入力経路を有し、Ｄバス１１０
への出力経路を有している。

ＢＴＢ　（ブランチターゲントバッファ）１６０は詳細
は後述するが６４エントリで構成されており、各エント
リは分岐命令アドレスフィールド（２５ビツト）有効ビ
ットフィールド（ｌビット）、　分岐先アドレスフィー
ルド（３１ビツト）及びシーケンス制御フィールド（２
ビツト）で構成されている　（第２図参照）。

有効ビットフィールドは対応するエントリが有効か否か
を示すフィールドであり、シーケンス制御フィールドは
、プリブランチが生した際の命令フェッチシーケンスを
切換えるタイミングを制御するフィールドである。

分岐命令アドレスをＢＴＢ１６０に登録するために、ラ
ッチＣＰＣｌ３８からＢＴＢ１６０への経路が設けられ
ている。また、プリブランチが発生した際にフェッチす
る命令のアドレスを登録するために、ＣＡハス１０４か
らＢＴＢ１６０への経路が設けられている。

分岐先アドレスレジスタ１６１は、ＢＴＢ１６０から出
力される分岐先アドレスフィールドの内容の上位３０ピ
ントをランチしておき、命令フェッチシーケンスが切換
わるタイミングでカウンタＱＴＮＰＣ１１５へ値を出力
する。

シーケンス制御機構１６２はダウンカウンタにて構成さ
れており、ＢＴＢ１６０のシーケンス制御フィールドの
値を取込み、命令フェッチが行われる都度値をカウント
ダウンする。そして、シーケンス制御機構１６２は計数
値が“Ｏ”になると命令シーケンスを切換える制御信号
を出力する。

（３，３）　　ｒプリブランチの処理方法」第１図に示
した本発明のデータ処理装置の構成の内の、プリブラン
チ処理に特に関係が深い部分の詳細な構成を第２図のブ
ロック図に示す。

ＢＴＢ１６０は６４エントリで構成され、各エントリは
分岐命令アドレスフィールド（２５ビツト）、　有効ビ
ットフィールド（２ビツト）、　分岐先アドレスフィー
ルド（３１ビツト）及びシーゲンス制御フィルド（２ビ
ツト）にて構成される。

分岐命令アドレスフィールドには、分岐命令アドレスの
上位２４ビツトと、最下位から２番目の１ビツトとが登
録される。

分岐先アドレスフィールドには、分岐先の命令アドレス
の上位３１ビツトが登録される。

分岐先アドレスレジスタ１６１　は３０ビツトであり、
ＢＴＢ１５Ｑの分岐先アドレスフィールドの出力の上位
３０ビツトをランチする。

シーケンス制御機構１６２は、ＢＴＢ１６０のシーケン
ス制御フィールドの出力値を取込み、命令フェッチが行
われる都度、その値をカウントダウンする。

シーケンス制？ｉ１機構１６２はカウント値が“０”に
なると、命令フェッチシーケンスを次フェッチアドレス
に切換える制御信号を出力する。

１６３はプリブランチ時に使用されるＰＯＯ値をラッチ
するプリブランチ出力ポインタレジスタＰＢＲＡＰＯで
あり、プリブランチが発生した際の命令キュー１１２の
出力ポインタレジスタＰＯ１６５を調整する。

１９０はデコーダであり、カウンタＱＩＮＰＣ１１５の
下位６ビツトをデコードしてＢＴＢ１６０の一致すエン
トリを選択する。即ち、デコーダ１９０はＢＴＢ１６０
のエントリ検索手段として機能する。

１９１は比較器であり、分岐命令アドレスフィールドの
上位２４ビツトの出力値とカウンタＱＩＮＰＣ１１５の
上位２４ビツトとを比較し、一致すれば一致信号１７９
を２入力のＡＮＤゲート１９２の一方の入力として出力
する。

ＡＮＤゲート１９２の他方の入力には有効ビットフィー
ルドの１ビツトの出力値１８０が与えられている。ＡＮ
Ｄゲート１９２は再入力が共に“１″であれば、プリブ
ランチ発生信号１７１（“１”）を出力して分岐先アド
レスレジスタ１６１及びシーケンス制御機構１６２へ与
える。即ち、このＡＮＤゲート１９２はＢＴＢ１６０の
有効ビットフィールドの有効性を判断する手段として機
能する。

その他に、カウンタＱＩＮＰＣ１１５，命令キュー１１
２゜命令キューの入力ポインタレジスタＰ１１６４．　
　命令デコーダ１１１等が備えられている。

入力ポインタレジスタＰＫ１６４．　　出力ポインタレ
ジスタＰＯ１６５，プリブランチ出力ポインタレジスタ
ＰＢＲＡＰＯ１６３はそれぞれ３ビツト構成であり、カ
ウンタＱＩＮＰＣ１１５の値は下位側に２ビツトのデー
タ“００”を付加して命令フェッチのアドレスとして使
用される。

命令キュ〜１１２には、命令コードを入力するフィール
ド（１６ビノト）の他に、プリブランチが生したことを
示すフィールド（１ビツト）がある。

命令キュー１１２の各エントリは１６ビツトで８エント
リで構成されている。

なお、本実施例では、内部キャッシュを有していないも
のとする。

以下、第１図及び第２図を参照して、分岐命令のプリブ
ランチ処理の手順を以下の４通りの場合に分けて説明す
る。

・プリブランチが発生せず、ＥステージＩ５で分岐が発
生しない場合。

・プリブランチが発生せず、Ｅステージ１５で分岐が発
生する場合。

・プリブランチが発生し、Ｅステージ１５で分岐が発生
しない場合。

・プリブランチが発生し、Ｅステージ１５で分岐が発生
する場合。

（３，３，１）　　ｒプリブランチが発生せず、Ｅステ
ージで分岐が発生しない場合」 カウンタＱＩＮＰＣ１１５の値で外部メモリに対して命
令フェッチが行われると同時に、カウンタ旧ＮＰＣ１１
５の下位６ビントがデコーダ１９０でデコードされてＢ
ＴＢ１６０の一つのエントリを選択する。

選択されたエントリの分岐命令アドレスフィールドの上
位２４ビツトとカウンタＱＩＮＰＣ１１５の上位２４ビ
ツトとが比較器１９１で比較される。比較結果が一致し
なければ、プリブランチは発生しない。また、比較結果
が一致する場合でも、選択されたエントリの有効ピント
ビットフィールドの値が“０”であれば、プリブランチ
は発生しない。プリブランチが発生しない場合、カウン
タＱＩＮＰＣ１１５の値は°１”だけインクリメントさ
れる。即ち、以降の命令のフェッチはシーケンシャルに
行われる。

外部メモリから取込まれた命令データは命令キュー１１
２へ入力され、入力ポインタレジスタＰ１１６４は“２
”だけインクリメントされる。命令キュー１１２に入力
された命令データは出力ポインタレジスタＰＯ１６５に
従って命令バス１７０を経由し、命令デコーダ１１１へ
送られる。

命令デコーダ１１１が命令をデコードした結果、ＰＯイ
ンクリメント信号１７２が出力され、これに従ってＰＯ
±０（１６６）、　ＰＯ＋１（１６７）、　ＰＯ＋２（
１６８）のいずれかの出力ポインタインクリメンタが選
択され、出力ポインタレジスタＰＯ１６５にセットされ
る。

命令デコーダ１１１は命令をデコードする際にその命令
の命令長も計数し、計数結果の情報をＰＯインクリメン
ト信号１７２として出力すると共に、後段のバイブライ
ンステージへも伝送する。

次のＡステージ１３では分岐先のアドレスが計算される
。また、命令の先頭アドレスはラッチＤＰＣ１３５、ラ
ッチＡＰＣ１３６，ラッチＰＰＣ１３７を経由してＥス
テージ１５が使用するランチＣＰＣＩ３Ｂへ伝えられる
。

命令デコーダ１１１でデコードされたプリブランチ命令
がＥステージ１５で分岐しない場合には、命令処理シー
ケンスは変更されない。

（３，３，２）　　ｒブリブランチが発生せず、Ｅステ
ージで分岐が発生する場合」 プリブランチしないプリブランチ命令がパイプライン処
理され、Ｅステージ１５に到達するまでの処理は（３，
３，１）の場合と同様である。

プリブランチしなかったプリブランチ命令がＥステージ
１５で分岐すると、そのプリブランチ命令はＢＴＢ１６
０に登録される。

プリブランチ命令のアドレスがラッチＣＰＣｌ３８から
ＢＴＢ１６０へ入力され、分岐先アドレスがＥＢレジス
タ１４３からＣＡババス０４を経由し、更にインクリメ
ンタ１９２によりｍｌ′　インクリメントされた後に［
１ＴＢ１６０へ入力される。

ラッチＣＰＣｌ３８の最下位２ビツトを除く下位６ビノ
トがデコーダ１９０によりデコードされ、ＢＴＢ１６０
の一つのエントリが選択される。選択されたエントリの
分岐命令アドレスフィールドには、ランチＣＰＣｌ３８
の上位２４ビツトと最下位から２番目の１ビツトとが登
録される。

選択されたエントリの分岐先アドレスフィールドには、
ＥＢレジスタ１４３の出力の上位３１ビツトが登録され
る。また、プリブランチ命令のアドレスとその命令長と
からその命令をフェッチするに必要なメモリアクセスの
回数が計算され、その値がシーケンス制御の値として選
択されたエントリのシーケンス制御フィールドに登録さ
れる。また、選択されたエントリの有効ビットフィール
ドは“ビにセットされる。

Ｅステージ１５におけるＢＴＢ１６０の登録動作と、Ｉ
Ｐステージ１１におけるＢＴＢ１６０の参照動作とが同
時に起こった場合には登録動作が優先される。

（３，３，３）　　ｒプリブランチが発生し、Ｅステー
ジで分岐が発生しない場合」 カウンタΩＩＮＰＣ１１５の値で外部メモリに対して命
令フェッチが行われると同時に、カウンタ旧ＮＰＣ１１
５の下位６ビノトがデコーダ１９０でデコートされてＢ
ＴＢ１６０のｌエントリが選択される。

選択されたエントリの分岐命令アドレスフィールドの上
位２４ビツトとカウンタＱＩＮＰＣ１１５の上位２４ビ
ツトとが比較器１９１で比較され、比較結果が−致し且
つ選択されたエントリの有効ビットフィールドの値が“
１”であればプリブランチが発生する。

この際、プリブランチ発生信号１７７が分岐先アドレス
レジスタ１６１　とシーケンス制御機構１６２とへ出力
される。

プリブランチ発生信号１７７により分岐先アトレスレジ
スフ１６１はＢＴＢ１６０の分岐先アドレスフィールド
からの出力の上位３０ビツトをラッチし、ラッチ１７４
はＢＴＢ１６０の分岐先アドレスフィールドの下位１ビ
ツトをラッチする。シーケンス制御機構１６２はＢＴＢ
１６０のシーケンス制御フィールドからの出力（２ビツ
ト）をランチする。

シーケンス制御フィールドには分岐命令全体が取込まれ
るのに必要な命令フェッチの回数がセットされている。

シーケンス制御機構１６２にセントされた値は外部メモ
リアクセスが完了する都度“１”づつカウントダウンさ
れる。そして、シーケンス制御機構１６２中の値が“０
”になると命令シーケンス切換え信号１７８が出力され
る。

この命令シーケンス切換え信号１７８の出力により、分
岐先アドレスレジスタ１６１の値がカウンタＱＩＮＰＣ
１１５にセントされる。また、インクリメント後の入力
ポインタレジスタＰ１１６４の上位２ビツトがプリブラ
ンチ出力ポインタレジスタＰＢＲＡＰＯ１６３の上位２
ビツトに、ラッチ１７４の値がプリブランチ出力ポイン
タレジスタＰＢＲＡＰＯ１６３の下位ｌビットにそれぞ
れセントされる。

分岐命令の最後がワード境界で終わっていない場合及び
分岐先の命令の先頭がワード境界から始まっていない場
合には、命令キュー１１２中で分岐命令と分岐先命令と
の間に無効なコードが挿入される。ブリブランチ出力ポ
インタレジスタＰＢＲＡＰＯ１６３はこの無効なコード
を補正するために使用される。

第３図にプリブランチが発生した場合の命令キュー１１
２内での分岐命令と分岐先命令との関係を示す。

第３図（ａｌに示されているのは、分岐命令（ハンチン
グを付して示す）の最後がワード境界で終わっており、
分岐先命令（クロスハンチングを付して示す）の先頭が
ワード境界から始まっていない場合、 第３図山）に示されているのは、分岐命令の最後がワー
ド境界で終わっておらず、分岐先命令の先頭がワード境
界から始まっている場合、第３図ｔｃ＋に示されている
のは、分岐命令の最後がワード境界で終わっておらず、
分岐先命令の先頭がワード境界から始まっていない場合
である。

第３図ｆａｔ、　ｆｂｌ及び（Ｃ１のいずれの場合も、
分岐命令と分岐先命令との間に無効なコードが介在して
おり、これを調整するためにブリブランチ出力ポインタ
レジスタＰＢＲＡＰＯ１６３が使用される。

プリブランチを発生した分岐命令が命令キュー１１２へ
取込まれる際に、ＢＴＢ１６０の分岐先アドレスフィー
ルドの最下位ビットを参照することにより、その先頭の
ハーフワードに対応するエントリのプリブランチ発生フ
ィールドが“１“にセントされる。

プリブランチを発生した分岐命令が命令デコーダ１１１
へ送られる際には、命令データと同時にプリブランチ命
令信号１７１が送られ、プリブランチを発生した命令で
あることが伝達される。

命令デコーダ１１１がプリブランチを発生した命令のデ
コードを完了すると、ＰＯインクリメント信号１７２の
代わりにプリブランチ命令デコード完了信号１７３が出
力される。

セレクタ１７６はブリブランチ命令デコード完了信号１
７３を受取ると、ブリブランチ出力ポインタレジスタＰ
ＢＲＡＰＯ１６３の出力を選択して出力ポインタレジス
タＰＯ１６５にセットする。これによって、分岐命令と
分岐先命令との間に介在する無効なコードは無視される
。

命令デコーダ１１１はデコードした命令がプリブランチ
した命令であることを示す情報を後段のパイプラインス
テージへ伝達する。また、ＰＣ計算部５３において分岐
先のアドレスが計算され、次の命令のｐｃ値とされる。

更に、分岐条件生成回路１１４によりプリブランチした
命令の分岐条件を反転する。

また、プリブランチの予測が外れた場合には命令シーケ
ンスを分岐命令の次の命令に戻す必要がある。このため
、Ａステージ１３においてプリブランチ命令のアドレス
とプリブランチ命令の命令長とを加算して次の命令のア
ドレスを計算する。

これは、ラッチＡＰＣ１３６の値をＡバス１０３及びベ
ースアドレス選択回路１２３を通してアドレス加算器１
２４へ送り、プリブランチ命令の命令長を補正値バス１
０２及びディスプレースメント選択回路１２２を通して
アドレス加算器１２４へ送り、インデンクス値生成回路
１２１から“Ｏ“を出力することで、アドレス加算器１
２４により計算されてアドレス加算器出力ラッチ１２５
にセットされる。

このアドレスはＡＯババス０６及びラッチＦＡ１２７を
通してランチ５Ａ１４１へ伝送され、Ｅステージ１５で
使用される。

プリブランチしたプリブランチ命令がＥステージ１５で
分岐しない場合には、Ｅステージ１５では命令シーケン
スは変更されない。

（３，３，４）　　ｒプリブランチが発生し、Ｅステー
ジで分岐が発生する場合」 プリブランチを発生したプリブランチ命令が命令デコー
ダ１１１でデコードされ、Ｅステージ１５に到達するま
での処理は（３，３，３）と同様である。

プリブランチを発生したプリブランチ命令がＥステージ
１５で分岐するということは、プリブランチが誤ってい
たことを意味する。そこで、プリブランチ命令の次の命
令にシーケンスを戻す必要がある。プリブランチ命令の
次の命令のアドレスはラッチＳ＾１４１にセットされて
いるので、ラッチ５Ａ１４１の値ｔ−ｓバス１０９を通
じてＥＢレジスタ１４３にセットし、Ｅステージ１５に
おいて分岐を発生する。

またＥステージ１５において分岐が発生した後、次に同
一のプリブランチ命令が実行される際にプリブランチを
発生しないようにするために、ＢＴ８１６０中の対応す
るエントリのをビットフィールドを“０”にする。

以上に説明したプリブランチ処理においては、ＢＴＢ１
６０はダイレクトマツピング方式を採っているが、それ
以外の方式でも勿論よい。

また本実施例では、分岐先がスタティックに決定される
分岐命令のみをプリブランチ命令としているが、分岐先
がダイナミックな分岐命令に関してもプリブランチした
分岐先が適当であるか否かをチエツクする機構を備えれ
ば、プリブランチ命令として処理することが出来る。

〔発明の効果〕

以上に詳述した如く本発明によれば、分岐発生時に命令
キューの内部で分岐命令と分岐先命令との間に無効なコ
ードが介在しているような場合においても、ブリブラン
チ時専用の出力ポインタにより命令キューからの出力を
補正して分岐先命令がその先頭から出力されるので、分
岐処理が正しく行われ、従ってパイプライン処理機構が
より効率的に動作し、高いデータ処理能力を発揮する。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の全体の構成例を示す
ブロック図、第２図はそのブリブランチ処理に関係する
部分のより詳細な構成を示すブロック図、第３図は本発
明のデータ処理装置の命令キュー内の分岐命令と分岐先
命令との関係を示す模式図、第４図は本発明のデータ処
理装置の全体の概略構成を示すブロック図、第５図は本
発明のデータ処理装置のパイプライン処理ｉｔｓの概略
構成を示す模式図、第６図は従来のデータ処理装置のパ
イプライン処理機構の概略構成を示す模式図、第７図は
従来のデータ処理装置における分岐命令の処理手順を示
す模式図、第８図は従来のデータ処理装置のブランチタ
ーゲノトハノファの構成を示す模式図である。 ＩＩＩ・・・デコーダ １１２・・・命令キュー １６０・・・ＢＴＢ　（ブランチターゲノトハソファ）
１６１・・・分岐先アドレスレジスタ １６３・・・プリブランチ出力ポインタレジスタＰＢＲ
ＡＰＯ１６４・・・入力ポインタレジスタＰ１１６５・
・・出力ポインタレジスタＰ０１６６、１６７、１６８
・・・出力ポインタインクリメンタ１７３・・・プリブ
ランチ命令デコード完了信号１７６・・・セレクタ １９０・・・デコーダ（エントリ検索手段）１９２・・
・へＮＯゲート　（有効性判断手段）なお、図中、同一
符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）フェッチすべき命令のアドレスが記憶される命令
   アドレスレジスタと、 複数のエントリにて構成され、各エントリが分岐命令の
   アドレスを格納する命令アドレスフィールドと、エント
   リの有効性を示す情報を格納する有効エントリフィール
   ドと、分岐先の命令のアドレスを格納する分岐先アドレ
   スフィールドとを含むテーブルと、 前記命令アドレスレジスタの記憶値で前記テーブルの命
   令アドレスフィールドを検索して双方の記憶値が一致す
   るエントリを検出するエントリ検索手段と、 該エントリ検索手段により検出されたエントリの有効性
   をそのエントリの有効エントリフィールドの情報により
   判断する有効性判断手段と、 １命令を複数に分割して格納する命令フィールドと、前
   記有効性判断手段が有効と判断したエントリの命令の先
   頭が対応するエントリに格納されていることを示す情報
   を格納する分岐命令表示フィールドとで構成されるエン
   トリを複数有する命令キューと、 該命令キューのいずれのエントリへ次の命令の先頭を入
   力するかを指示する入力ポインタレジスタと、 前記命令キューのいずれのエントリから命令を出力する
   かを指示する出力ポインタレジスタと、 前記出力ポインタレジスタの値をインクリメントする出
   力ポインタインクリメンタと、前記有効性判断手段が有
   効と判断した場合に、前記入力ポインタレジスタの値と
   前記分岐先アドレスフィールドの内容とに基づいて前記
   出力ポインタが次に採るべき値を求めて保持する分岐用
   出力ポインタレジスタと、 前記命令キューの命令フィールドと分岐命令表示フィー
   ルドとの内容を取込み、デコードして分岐を発生した命
   令であると判断した場合に所定の信号を出力するデコー
   ダと、 該デコーダから前記所定の信号が出力された場合に前記
   分岐用出力ポインタレジスタの値を、前記所定の信号が
   出力されなかった場合に前記出力ポインタインクリメン
   タの値をそれぞれ選択して前記出力ポインタへ入力する
   セレクタと を備えたことを特徴とするデータ処理装置。