JPH02105937A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パイプライン処理方式によって動作するデー
タ処理装置に関するもので、特にレジスタをデスティネ
ーションオペランドとするレジスタ直接アドレッシング
モードの命令の処理機能を有するデータ処理装置に関す
る。

［従来の技術］ 従来のデータ処理装置のパイプライン処理機能の構成を
第３９図のブロック図に示す。

従来のデータ処理装置は、命令フェッチステージ３９１
．命令デコードステージ３９２．オペランドアドレス計
算ステージ３９３．オペランドフェッチステージ３９４
及び実行ステージ３９５の各ステージにて構成されてい
る。そして、命令はデコード段階で復数のパイプライン
処理のための単位コード（ステップコード）に分解され
てパイプライン処理される。この様なデータ処理装置に
関しては特開昭６３８９９３２号にその詳細が開示され
ている。

上述の如き従来のデータ処理装置では、パイプラインを
構成する要素の内で命令フェッチステージ３９１．命令
デコードステージ３９２．オペランドアドレス計算ステ
ージ３９３及びオペランドフェッチステージ３９４等の
前処理を行う部分と、実行ステージ３９５の如く命令を
実行する部分とに分けられる。

前処理を行う部分は、命令中で指定されるオペランドに
関する前処理だけを行う、そして、前処理によって準備
されたオペランドを用いて実行ステソーメモリ間あるい
はメモリーレジスタ間転送命令の如きソースオペランド
からデスティネーションオペランドへデータを転送する
命令に関してはパイプライン上においてソースオペラン
ドに関する単位処理コードとデスティネーションオペラ
ンドに関する単位処理コードが生成される。しかし、デ
スティネーションがレジスタであるレジスタ直接アドレ
ッシングモードにおいてはデスティネーションの単位処
理コードは不要である。従って、レジスタ直接アドレッ
シングモードの命令を処理するに際しては無駄な単位処
理コードの処理が行われ、装置全体としての効率が低下
する。

本発明はこのような問題を解決するためになされたもの
であり、レジスタ直接アドレッシングモードの命令をパ
イプライン上で効率よく処理し得るデータ処理装置の提
供を目的とする。

［課題を解決するための手段］ 本発明に係るデータ処理装置は、デスティネーションが
レジスタである場合には命令を実行するまでにデスティ
ネーションオペランドの処理単位とソースオペランドの
処理単位とを処理して１つの処理単位として生成する手
段を備えている。

［作用］ 本発明のデータ処理装置では、デスティネーションがレ
ジスタである場合はデスティネーションオペランドに関
する処理が行われない。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

なお、以下の説明では、レジスタ直接アドレッシングモ
ードの命令の一例として、ポンプ（ＰＯＰ）命令と即値
オペランド命令とについて説明する。

両者の内、ＰＯＰ命令は、デスティネーションとしてメ
モリまたはレジスタを指定可能であるとする。データ処
理装置では通常、メモリ空間上にデータを退避させてお
くためのスタック領域が形成されてし・る。そして、ス
タックにデータを退避させる命令、及び退避させておい
たデータをスタックから読み出す命令が用意されている
。前者の命令をＰｔ１ＳＨ命令、後者の命令をＰｏＰ命
令とそれぞれ称し、これらは互いに対称な命令である。

なお、スタックポインタ（ＳＰ）は、スタックの最上位
（スタックトップ）のアドレスを常時示している。

ＰＯＰ命令は、オペランドとしてはデスティネーション
を指定するためのオペランドのみを有するｌオペランド
命令である。しかしＰＯＰ命令は、命令自体の機能とし
ては現実にはソースオペランドがスタックトップである
ことを暗に示している２オペランド命令であり、メモリ
ーメモリ間あるいはメモリーレジスタ間転送命令と同等
な命令である。

ところで、ＰＯＰ命令の処理に際して、第３９図に示し
た従来のデータ処理装置のパイプライン上においては、
ＰＯＰ命令のデスティネーション指定部によりデスティ
ネーションの処理のためのステップコードのみが生成さ
れる。このステップコードの処理とは、命令の前処理を
行う部分であるオペランドアドレス計算ステージ３９３
においてデスティネーションのアドレス計算を行うこと
である。

しかし、ＰＯＰ命令はソースの指定部を有さないため、
ソースに関するステップコードが生成されず、ソース指
定部に関する前処理は一切行われない。

ソースの指定部に関する処理は、ＰｏＰ命令の実行時に
一連のマイクロ命令により、命令を実行する部分である
実行ステージ３９５において実行される。具体的には、
実行ステージ３９５において先ずスタックトップに対し
てデータのフエ”／チを行うというソース指定部に関す
る処理が行われ、次いでフェッチしたデータを前処理で
準備されたデスティネーションアドレスに転送するとい
う手順でｐｏｐ命令が処理される。

このような処理に際しては、通常の２オペランド命令で
は前処理として行われるべきソースの指定部に関する処
理を実行ステージ３９５において行うため、実行ステー
ジ３９５の処理負担が非常に大きい。また各ステージに
おける処理負荷の不均一が生じるため、パイプライン処
理における処理効率低下が惹起する。従って、従来のデ
ータ処理装置においては、パイプライン処理機構上で上
述の如＜　ｐｏｐ命令が処理される。この際、実行ステ
ージ自身がスタックトップからオペランドをフェッチす
る処理を行う必要があるので、前処理を行うステージに
比較して命令を実行するステージにおけるデータ処理の
負荷が大きくなり、ＰＯＰ命令の処理効率が向上しない
。

そこで本発明のデータ処理装置では、上述の如きｐｏｐ
命令処理時の問題をも同時に解決するように構成されて
いる。

以下、本発明のデータ処理装置をその具体的槽（１）「
本発明のデータ処理装置の命令フォーマット」本発明の
データ処理装置の命令は１６ビ７）単位で可変長となっ
ており、奇数バイト長の命令は使用しない。

本発明のデータ処理’ＡＴＬでは高頻度命令を短いフォ
ーマットとする目的で特に工夫された命令フォーマット
体系を有する。例えば、２オペランド命令に関しては基
本的に“４バイト＋拡張部″の構成を有して総てのアド
レッシングモードが利用可能な一般形フオーマントと、
使用頻度の高い命令及びアドレッシングモードのみが使
用可能な短縮形フォーマットの２つのフォーマットとが
ある。

本発明のデータ処理装置の命令フォーマット中に現われ
る記号の意味は次の通りである。

：オペレーションコードが入る部分 ＃：リテラルまたは即値が入る部分 Ｅａ：８ミニ８ビ御所形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビノトの短縮形のアトレンジングモードでオペ
ランドを指定する部分 Ｒｒｚレジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマントは、第１２図に示す如（右側がＬＳＢ側で
且つ高いアドレスになっている。アドレスＮとアドレス
Ｎ＋１の２バイトを見ないと命令フォーマットが判別で
きないようになっているが、これは前述の如く、命令が
必ず１６ビツト（２バイト）単位でフェッチ及びデコー
ドされることを前提としているためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのｌ！ａまたはｓｈの拡張部は必
ずそのＥａまたはｓｈの基本部を含むハーフワードの直
後に位置される。これは、命令により暗黙に指定される
即値データあるいは命令の拡張部に優先する。従って、
４バイト以上の命令では、Ｅａの拡張部によって命令の
オペレーションコードが分断される場合がある。

また後述する如く、多段間接モードによってＥａの拡張
部に更に拡張部が付く場合にも、次の命令オペレーショ
ンコードよりもそちらの方が優先される。例えば、第１
ハーフワードにＥａｌを含み、第２ハーフワードにＥａ
２を含み、第３ハーフワードまである６バイト命令の場
合を考える。Ｅａｌに多段間接モードを使用したため、
普通の拡張部の他に多段間接モードの拡張部も付くもの
とすると、実際の命令ビットパターンは、命令の第１ハ
ーフワード（Ｅａｔの基本部を含む）＋　Ｅａｌの拡張
部、Ｅａｌの多段間接モード拡張部、命令の第２ハーフ
ワード（Ｅａ２の基本部を含むＬ　Ｅａｌの拡張部１命
令の第３ハーフワードの順となる。

（１，１）　ｒ短縮形２オペランド命令」第１３図から
第１６図は２オペランド命令の短縮形フォーマットを示
す模式図である。

第１３図はメモリーレジスタ間演算命令のフォーマット
を示す模式図である。このフォーマットには、ソースオ
ペランド側がメモリとなるし−ｆｏｒ＋ｗａｔと、デス
ティネーションオペランド側がメモリとなるＳ−ｆｏｒ
ｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールドを、Ｒｎはデスティネーションオペランドの
レジスタの指定フィールドを、Ｒ１？はｓｈのオペラン
ドサイズの指定をそれぞれ表す、レジスタ上に位置され
たデスティネーションオペランドのサイズは３２ビツト
に固定されている。レジスタ側とメモリ側とのサイズが
異なり、ソース側のサイズが小さい場合に符号拡張が行
なわれる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールドを、１口はソースオペランドの
レジスタ指定フィールドを、ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。レジスタ上に位１されたソ
ースオペランドのサイズは３２ビツトに固定されている
。レジスタ側とメモリ側とのサイズが異なり、ソース側
のサイズが大きい場合にオーバフローした部分の切捨て
とオーバフローチエツクが行なわれる。

第１４図はレジスターレジスタ間演算命令のフォーマッ
ト（Ｒ４ｏｒｍａＬ）を示す模式図である。Ｒｎはデス
ティネーションレジスタの指定フィールド、Ｒｍはソー
スレジスタの指定フィールドである。オペランドサイズ
は３２ピントのみである。

第１５図はリテラル−メモリ間演算命令のフォーマノ）
　（Ｑ−ｆｏｒｍａｔ）を示す模式図である。　ＭＭは
ディスティネーションオペランドサイズの指定フィール
ド、１１０よリテラルによるソースオペランドの指定フ
ィールド、ｓｈはデスティネーションオペランドの指定
フィールドである。

第１６図は即値−メモリ間演算命令のフォーマット（＋
−ｆｏｒｍａｔ）を示す模式図である。　ＭＭはオペラ
ンドサイズの指定フィールド（ソース、ディスティネー
ションで共通）、Ｓｈはデスティネーションオペランド
の指定フィールドである＊　Ｉ−ｆｏｒｍａｔの即値の
サイズはデスティネーション側のオペランドのサイズと
共通に８．１６．３２ビツトとなり、ゼロ拡張及び符号
拡張は行なわれない。

（１，２）　ｒ−船形ｌオペランド命令」第１７図はｌ
オペランド命令の一船形フオーマット（Ｇｌ−ｆｏｒｍ
ａｔ）を示す模式図である６問はオペランドサイズの指
定フィールドである。一部のＧｌ−ｆｏｒｔ＠ａｔ命令
では、Ｅａの拡張部以外にも拡張部がある。また、間を
使用しない命令もある。

（１，３）　ｒ−船形２オペランド命令」第１８図から
第２０図は２オペランド命令の一船形フオーマントを示
す模式図である。このフォーマットに含まれるのは、８
ビツトで指定する一船形アドレッシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。

第１８図は第１オペランドがメモリ読み出しを必要とす
る命令のフォーマット（Ｇ４ｏｒａ＋ａｔ）を示す模式
図である。ＥａＭはデスティネーションオペランドの指
定フィールド、■はデスティネーションオペランドサイ
ズの指定フィールド、ＥａＲはソースオペランド指定フ
ィールド、Ｒ１？はソースオペランドサイズの指定フィ
ールドである。一部のＧ−ｆｏｒ稽ａｔ命令では、Ｅａ
ＭあるいはＥａＲの拡張部以外にも拡張部がある。

第１９図は第１オペランドが８ビツト即値の命令のフォ
ーマント（ε−ｆｏｒ＋ｍａｔ）を示す模式図である。

ＥａＭはデスティネーションオペランドの指定フィール
ド、聞はデスティネーションオペランドサイズの指定フ
ィールド、■・・・はソースオペランド値である。

Ｅ−ｆｏｒｍａｔとＬｆｏｒｍａｔとは機能的には類似
しているが、考え方の点では大きく違っている。具体的
には、Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−船
形（Ｇ−ｆｏｒｍａｔ）の派生形であり、ソースオペラ
ンドのサイズが８ビツト固定、ディスティネーションオ
ペランドのサイズが８　／１６／３２ビットからの選択
となっている。つまり、Ｅ−ｆｏｒｍａｔは異種サイズ
間の演算を前提とし、デスティネーションオペランドの
サイズに合わせて８ビツトのソースオペランドがゼロ拡
張または符号拡張される。一方、Ｉ−ｆｏｒｍａｔは、
特に転送命令及び比較命令で穎度の多い即値のパターン
を短縮形にしたものであり、ソースオペランドとディス
ティネーションオペランドのサイズが等しい。

第２０図は、第１オペランドがアドレス計算のみの命令
のフォーマット（ＧＡ−ｆｏｒｍａｔ）を示す模式図で
ある。Ｅａ−はデスティネーションオペランドの指定フ
ィールド、四はデスティネーションオペランドサイズの
指定フィールド、ＥａＡはソースオペランドの指定フィ
ールドである。ソースオペランドとしては実行アドレス
の計算結果自体が使用される。

第２０図は、ショートブランチ命令のフォーマントを示
す模式図である。ｃｃｃｃはブランチ条件指定フィール
ド、ｄｉｓｐ：８はジャンプ先との変位指定フィールド
であり、本発明のデータ処理装置では８ビツトで変位を
指定する場合には、ビットバター（１，４）　ｒアドレ
ッシングモード」本発明のデータ処理装置のアドレッシ
ングモード指定方法には、レジスタを含めて６ビツトで
指定する短縮形と、８ビツトで指定する一般形とがある
。

未定義のアドレッシングモードが指定された場合、ある
いは意味的に考えて明らかに不適当なアドレッシングモ
ードの組み合わせが指定された場合には、未定義命令が
実行された場合同様に予約命令例外が発生され、例外処
理が起動される。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合等である。

フォーマットの図中で使われる記号の意味は次の通りで
ある。

Ｒｎ：レジスタ指定 ｍｅ＋＊　ＥＡ　：　ＥＡで示されるアドレスのメモリ
内容（Ｓｈ）　　：６ビツトの短縮形アドレッシングモ
ードでの指定方法 （Ｈａ）　　：８ビツトの一般形アドレッシングモード
での指定方法 フォーマットの図において破線にて囲繞された部分は拡
張部を示す。

（１，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置は様々なアドレッシングモードをサ
ポートする。それらの内、本発明のデータ処理装置でサ
ポートする基本アドレッシングモードには、レジスタ直
接モード、レジスタ間接モード、レジスタ相対間接モー
ド、即値モード、絶対モード、ＰＣ（プログラムカウン
タ）相対間接モード、スタックポツプモード及びスタッ
クブツシュモードがある。

レジスタ直接モードはレジスタの内容をそのままオペラ
ンドとする。フォーマットの模式図を第２２図に示す、
Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードはレジスタの内容をアドレスとする
メモリの内容をオペランドとする。フォーマットの模式
図を第２３図に示す、　Ｒｎは汎用レジスタの番号を示
す。

レジスタ相対間接モードはディスプレースメント値が１
６ビツトであるか３２ピントであるかにより２種類があ
る。それぞれ、レジスタの内容に１６ビツトまたは３２
ビツトのディスプレースメント値を加えた（直をアドレ
スとするメモリの内容をオペランドとする。フォーマッ
トの模式図を第２４図に示す。Ｒｎは汎用レジスタの番
号を示すｍ　ｄｉｓｐ：１６とｄｉｓｐ　：　３２とは
それぞれ各々１６ビツトのディスプレースメント値また
は３２ビツトのディスプレースメント値を示す。ディス
プレースメント値は符号付きとして扱う。

即値モードは命令コード中で指定されるビットパターン
をそのまま２進数と見なしてオペランドとする。フォー
マットの模式図を第２５図に示す。

ｉＩＩＩｍ−ｄａｔａは即値を示す、　ｉｍｍ−ｄａｔ
ａのサイズは、オペランドサイズとして命令中で指定さ
れる。

絶対モードはアドレス値が１６ビツトで示されるか３２
ビツトで示されるかにより２種類ある。それぞれ、命令
コード中で指定される１６ビツトまたは３２ビツトのビ
ットパターンをアドレスとするメモリの内容をオペラン
ドとする。フォーマットの模式図を第２６図に示す。ａ
ｂｓ：１６とａｂｓ：３２とはそれぞれ１６ビツトまた
は３２ビツトのアドレス値を示す。

ａｂｓ：１６でアドレスが示される時は指定されたアド
レス値を３２ビツトに符号拡張する。

ＰＣ相対間接モードはディスプレースメント値が１６ピ
ントか３２ビツトかにより２種類ある。それぞれ、プロ
グラムカウンタの内容に１６ビツトまたは３２ビツトの
ディスプレースメント値を加えた値をアドレスとするメ
モリの内容をオペランドとする。

フォーマットの模式図を第２７図に示す。ｄｉｓｐ：１
６とｄｒｓｐ　：　３２とはそれぞれ１６ビツトのディ
スプレースメント値または３２ビツトのディスプレース
メント値を示す、ディスプレースメント値は符号付きと
して扱う、ＰＣ相対間接モードにおいて、参照されるプ
ログラムカウンタの値はそのオペランドを含む命令の先
頭アドレスである。多段間接アドレッシングモードにお
いてプログラムカウンタの値が参照される場合にも、同
じように命令の先頭のアドレスをＰＣ相対の基準値とし
て使用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、スタックポインタをオペランド
サイズだけインクリメントする。

例えば、３２ビツトデータを扱う場合には、オペランド
アクセス後にＳＰが＋４だけ更新（インクリメント）さ
れる、Ｂ、Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新（インクリメント）される。フォーマット
の模式図を第２８図に示す、オペランドに対しスタック
ポツプモードが意味を持たないものに関しては予約命令
例外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオペラン
ド、ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに
対するスタックポツプモード指定である。

スタックブツシュモードはスタックポインタの内容をオ
ペランドサイズだけデクリメントした内容をアドレスと
するメモリの内容をオペランドとする。スタックブツシ
ュモードでは、オペランドアクセス前にスタックポイン
タがデクリメントされる０例えば、３２ピントデータを
扱う場合には、オペランドアクセス前にＳＰが−４だけ
更新（デクリメント）される、Ｂ、Ｈのサイズのオペラ
ンドに対するスタックブツシュモードの指定も可能であ
り、それぞれＳＰが−１，−２だけ更新（デクリメント
）される、フォーマットの模式図を第２９図に示す。オ
ペランドに対してスタックブツシュモードが意味を持た
ないものに関しては、予約命令例外が発生される。具体
的に予約命令例外となるのは、ｒｅａｄオペランド、ｒ
ｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対すス
タックブツシュモード指定である。

（１，４，２）　ｒ多段間（々アドレッシングモード」
如何に複雑なアドレッシングも、基本的には加算と間接
参照の組み合わせに分解される。従って、加算と間接参
照のオペレーションをアドレッシングのプリミティブと
して与えておき、それを任意に組み合わせることができ
れば、如何なる複雑なアドレッシングモードをも実現可
能となる。本発明のデータ処理装置の多段間接アドレソ
ーシングモードはこの様な考え方に基づいたアドレッシ
ングモードである。複雑なアドレッシングモードはモジ
ニール間のデータ参照あるいはＡＩ　（人工知能）言語
の処理系に特に有用である。

多段間接アドレッシングモードを措定する場合、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣベース多段間接モード、絶対ベ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタベース多段間接モードはレジスタの値を拡張す
る多段間接アドレッシングのベース値とするアドレッシ
ングモードである。フォーマットの模式図を第３０図に
示す。Ｒｎは汎用レジスタの番号を示す。

ＰＣヘース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマントの模式図を第３
１図に示す。

絶対ベース多段間接モードはゼロを拡張する多段間接ア
ドレッシングのベース値とするアドレッシングモードで
ある。フォーマントの模式図を第３２図に示す。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これを任意回反復する。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（×１＋　×
２＋　ｘ４．　ｘ８）と加算、メモリの間接参照を行な
う、多段間接モードのフォーマットの模式図を第３３図
に示す。各フィールドは以下に示す意味を持つ。

１Ｅ＝Ｏ Ｅ・１ ：多段間接モード継続 ニアドレス計算終了 ｔＩｌｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒ
ａｎｄｌ、０　７メモリ間接参照なし ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　＝
＝＞　ｔｍｐＩ・１　：メモリ間接参照あり ｍｅＴａｔｎ＋ｐ＋ｄｉｓｐ＋ＲＸ＊５ｃａｌｅ＝＝＞
ｔｍｐ台・Ｏ：　　＜Ｒｘ＞をインデクスとして使用ト
１　二特殊なインデクス ＜Ｒｘ＞−０インデクス値を加算しな い　　（Ｒｘ＝Ｏ） ＜ＲＸ＞＝１　　　プログラムカウンタをインデクス値
として使用 （Ｒｘ−ＰＣ） ＜Ｒｘ＞＝２〜ｒｅｓｅｒｖｅｄ Ｄ＝０：多段間接モード中の４ビットのフィールドｄ４
の値を４倍してディスプレースメント値とし、これを加
算する ｄ４は符号付きとして扱い、オペラン ドのサイズとは関係なく必ず４倍して 使用する ０・１　：多段間接モードの拡張部で指定されたｄ　１
ｓｐｘ　（１６／３２ビツト）をディスプレースメント
値とし、これを加算する 拡張部のサイズはｄ４フィールドで指 定する ＋１４＝ｏ００１　　　ｄｉｓｐｘは１６ビノトｄ４＝
ｏｏ１０　　　ｄｉｓｐｘは３２ビット×ｘ：インデク
スのスケール（ｓｃａｌｅ＝１／２／４／８）プログラ
ムカウンタに対してＸ２．　Ｘ４．　Ｘ　８のスケーリ
ングを行なった場合には、その段の処理終了後の中間値
（ｔＩＩｍｐ）として不定値が入る。この多段間接モー
ドによって得られる実効アドレスは予測できない値とな
るが、例外は発生しない。プログラムカウンタに対する
スケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリニーシリ
ンを第３４図、第３５図に示す。

第３４図は、多段間接モードが継続するか終了するかの
バリニーシリンを示す。

第３５図は、ディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリ・７トがある。多段の
間接参照の穎度が非常に少ないとしても、コンパイラと
しては必ず正しいコードを発生できなければならないか
らである。このため、フォーマット上では任意の段数が
可能になっている。

（１，５）　ｒ例外処理」 本発明のデータ処理装置はソフトウェア負荷の軽減のた
め豊富な例外処理機能を有する０本発明のデータ処理装
置では、例外処理は命令処理を再実行するもの（例外）
、命令処理を完了するもの（トラップ）及び割込の３種
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理とシステム障害とを総称
してＢＩＴと称する。

（２）「機能ブロックの構成」 第１図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部１０１．命令デコード部１０２、　
ＰＣ計算部１０３．オペランドアドレス計算部１０４゜
マイクロＲＯＭ部１０５．データ演算部１０６．外部バ
スインターフェイス部１０７に分かれる。

第１図では、その他にＣＰＵ外部にアドレスを出力する
ためのアドレス出力回路１０Ｂと、ＣＰＵ外部とデータ
を入出力するためのデータ入出力回路１０９とを他の機
能ブロック部と分けて示した。

（２，１）ｒ命令フェッチ部」 命令フェア千部１０１にはブランチバッファ、命令キュ
ーとその制御部等があり、次にフェッチすべき命令のア
ドレスを決定してブランチバッファあるいはＣＰＵ外部
のメモリから命令をフェッチする。またブランチバッフ
ァへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３１号に開示されている。

次にフェッチすべき命令のアドレスは、命令キュー３０
１に入力すべき命令のアドレスとして専用のカウンタに
て計算される０分岐あるいはジャンプが発生した場合に
は、新たな命令のアドレスがＰＣ計算部１０３あるいは
データ演算部１０６から転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部１０７を通して、フェッチす
べき命令のアドレスをアドレス出力回路１０８からＣＰ
ｔ１外部へ出力し、データ入出力回路１０９から命令コ
ードをフェッチする。そして、バッファリングした命令
コードの内、次にデコードすべき命令コードを命令デコ
ード部１０２に出力する。

（２，２）　ｒ命令デコード部」 命令デコード部１０２では、基本的には１６ビツト（ハ
ーフワード）単位で命令コードをデコードする。このブ
ロックには第１ハーフワードに含まれるオペレーション
コードをデコードするＰＨ−デコーダ、第２．第３ハー
フワードに含まれるオペレーションコードをデコードす
るＮＦＨ−デコーダ、アドレッシングモードをデコード
するアドレッシングモードデコーダが含まれる。これら
ＦＨＷデコーダ、ＮＦＨ−デコーダ、アドレッシングモ
ードデコーダを纏めて第１デコーダ３０３という。

Ｆ１デコーダあるいはＮＦ）Ｉ−デコーダの出力を更に
デコードして、マイクロＲＯＭのエントリアドレスを計
算する第２デコーダ３０５、条件分岐命令の分岐予測を
行う分岐予測機構、オペランドアドレス計算の際のパイ
プラインコンフリクトをチェツクするアドレス計算コン
フリクトチエツク機構も含まれる。

命令デコード部１０２は命令フェッチ部１０１から入力
された命令コードを２クロツク（ｌステップ）につきθ
〜６バイトずつデコードする。デコード結果の内、デー
タ演算部１０６での演算に関する情報がマイクロＲＯＭ
部１０５に、オペランドアドレス計算に関係する情報が
オペランドアドレス計算部１０４に、ｐｃ計算に関係す
る情報がｐｃ計算部１０３にそれぞれ出力される。

（２，３）　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部１０５には、主にデータ演算部１０６
を制御するマイクロプログラムが格納されているマイク
ロＲＯＭ、マイクロシーケンサ、マイクロ命令デコーダ
等が含まれる。マイクロ命令はマイクロＲＯＭから２ク
ロツク（１ステツプ）に１度読出される。マイクロシー
ケンサはマイクロプログラムで示されるシーケンス処理
の他に、例外、割込及びトラップ（この３つを合わせて
ＢＩＴと称する）の処理をハードウェア的に受付ける。

またマイクロＲＯＭ部１０５はストアバッファの管理も
行う。マイクロＲＯＭ部１０５には命令コードに依存し
ない割込みあるいは演算実行結果によるフラッグ情報と
、第２デコーダ３０５の出力等の命令デコード部の出力
が入力される。マイクロデコーダの出力は主にデータ演
算部１０６に対して出力されるが、ジャンプ命令の実行
による他の先行処理中止情報等の一部の情報は他のブロ
ックへも出力される。

（２，４）　ｒオペランドアドレス計算部」オペランド
アドレス計算部１０４は命令デコード部１０２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
ブロックではオペランドのアドレス計算に関するほとん
どの処理が行われる。メモリ間接アドレシングのための
メモリアクセスのアドレス及びオペランドアドレスがメ
モリにマツプされたｌ１０ｅＪｆ域に入るか否かのチエ
ツクも行われる。

アドレス計算結果は外部バスインターフェイス部１０７
に送られる。アドレス計算に必要な汎用レジスタ及びプ
ログラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部１０７を通してアドレス出力回路１０８から
ＣＰＵ外部へ参照すべきメモリアドレスを出力し、デー
タ入出力部１０９から入力された間接アドレス値を命令
デコード部１０２を通してフエツチする。

（２，５）　　ｒＰＣ計算部」 ｐｃ計算部１０３は命令デコード部１０２から出力され
るＰＣ計算に関係する情報によりハードワイヤードに制
′４’ＩＨされ、命令のｐｃ値を計算する４本発明のデ
ータ処理装置は可変長命令セントを有しており、命令を
デコードしなければその命令の長さが判らない。このた
め、ＰＣ計算部１０３は命令デコード部１０２から出力
される命令長をデコード中の命令のｐｃ値に加算するこ
とにより次の命令のｐｃ値を作り出す。また、命令デコ
ード部１０２が分岐命令をデコードしてデコード段階で
の分岐を指示した場合は、命令長の代わりに分岐変位を
分岐命令のｐｃ値に加算することにより分岐先命令のｐ
ｃ値を計算する。分岐命令に対して命令デコード段階で
分岐を行うことを本発明のデータ処理装置ではプリブラ
ンチと称する。

このプリブランチの手法については特開昭６３−５９６
３０号及び特開昭６３−５５６３９号に詳しく開示され
ている。

ｐｃ計算部１０３の計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される他、プリブランチ時
には、次にデコードすべき命令のアドレスとして命令フ
ェッチ部１０１へ出力される。また、次に命令デコード
部１０２でデコードされる命令の分岐予測のためのアド
レスにも使用される。

分岐予測の手法については特開昭６３−１７５９３４号
に詳しく開示されている。

（２，６）　ｒデータ演算部」 データ演算部１０６はマイクロプログラムにより制御さ
れ、マイクロｌｌ０Ｍ部１０５の出力情報に従って各命
令の機能を実現するに必要な演算をレジスタと演算器で
実行する。演算対象となるオペランドがアドレスあるい
は即値である場合は、オペランドアドレス計算部オペラ
ンドアドレス計算部１０４で計算されたアドレスあるい
は即値を外部バスインタフェイス部１０７を通過させて
得る。また、演算対象となるオペランドがＣＰｕ外部の
メモリにある場合は、アドレス計算部１０４で計算され
たアドレスをバスインクフェイス部がアドレス出力回路
１０８から出力して、ＣＰＵ外部のメモリからフェッチ
したオペランドをデータ入出力回路１０９から得る。

演算器としてはＡＬＵ３Ｌ３、バレルシフタ、プライオ
リティエンコーダあるいはカウンタ、シフトレジスタな
どがある。レジスタと主な演算器の間は３バスで結合さ
れており、１つのレジスフ間演算を指示する１マイクロ
命令を２クロフク（１ステツプ）で処理する。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部１０７を通してアドレス出力回路
１０８からアドレスをＣＰＵ外部に出力し、データ入出
力回路１０９を通して目的のデ、−タをフェッチする。

ＣＰ［Ｉ外部のメモリにデータをストアする場合は、外
部バスインターフヱイス部１０７を通してアドレス出力
回路１０８よりアドレスを出力すると同時に、データ入
出力回路１０９からデータをｃｐｕ外部に出力する。オ
ペランドストアを効率的に行うため、データ演算部１０
６には４バイトのストアバッファが備えられている。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部１０６が得た場合は、これ
を命令フェッチ部１０１とｐｃ計算部１０３（２，７）
　ｒ外部バスインターフェイス部」外部バスインターフ
ェイス部１０７は本発明のデータ処理装置の外部バスで
の通信を制御する。メモリのアクセスはすべてクロック
同期で行われ、最小２クロックサイクル（ｌステップ）
で行うことができる。

メモリに対するアクセス要求は命令フェッチ部１０１、
オペランドアドレス計算部１０４及びデータ演算部１０
６から独立に生じる。外部バスインターフェイス部１０
７はこれらのメモリアクセス要求を調停する。更にメモ
リとＣＰＵとを結ぶデータバスサイズである３２ビツト
（１ワード）の整置境界を跨ぐメモリ番地にあるデータ
のアクセスは、このブロック内で自動的にワード境界を
跨ぐことを検知して２回のメモリアクセスに分解して行
う。

プリフェッチするオペランドとストアするオペランドと
が重なる場合のコンフリクト防止処理及びストアオペラ
ンドからフェッチオペランドへのバイパス処理も行う。

（３）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機、能は第
２図に模式的に示される如くである。

命令のブリフェッチを行う命令フェッチステージ（ＴＦ
ステージ）２０１．命令のデコードを行うデコードステ
ージ（Ｄステージ）２０２．オペランドのアドレス計算
を行うオペランドアドレス計算ステージ（Ａステージ）
２０３．マイクロＲＯＭアクセス（特にＲステージ２０
６と呼ぶ）を行う部分とオペランドのブリフェッチ（特
にＯＦステージ２０７と称す）を行う部分とからなるオ
ペランドフェッチステージ（Ｆステージ＞２０４．命令
を実行する実行ステージ（Ｅステージ）２０５の５段構
成をパイプライン処理の基本とする。

Ｅステージ２０５では１段のストアバッファがある他、
高機能命令の一部は命令の実行自体をパイプライン化す
るため、実際には５段以上のパイプライン処理効果があ
る。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロック（１ステツプ
）で行うことができる。従って理想的には２クロツク（
１ステツプ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２号で詳しく開示されている。

ＩＦステージ２０１からＤステージ２０２に渡される情
報は、命令コード２１１そのものである。Ｄステージ２
０２からＡステージ２０３に渡される情報は、命令で指
定された演算に関するもの（Ｄコード２夏２と称す）と
、オペランドのアドレス計算に関係するもの（Ａコード
２１３と称す）との２つがある。

Ａステージ２０３からＦステージ２０４に渡される情報
はマイクロプログラムのエントリアドレスあるいはマイ
クロプログラムのパラメータ等を含むＲコード２１４と
、オペランドのアドレスとアクセス方法指示情報等を含
むＦコード２１５との２つである。

Ｆステージ２０４からＥステージ２０５に渡される情報
は、演算制御情報とリテラル等を含むＥコード２１６と
、オペランドあるいはオペランドアドレス等を含むＳコ
ード２１７との２つである。

Ｅステージ２０５以外のステージで検出されたＥＩＴは
、そのコードがＥステージ２０５に到達する迄はＥＩ丁
処理を起動しない、Ｅステージ２０５で処理されている
命令のみが実行段階の命令であり、ＩＰステージ２０１
からＦステージ２０４までの間で処理されている命令は
まだ実行段階に至っていないからである。従って、Ｅス
テージ２０５以外で検出されたＥＩＴは、それが検出さ
れたことがステップコード中に記録されて次のステージ
に伝えられるのみである。

（３，１）　ｒパイプライン処理単位」（３，１，１）
　ｒ命令コードフィールドの分類」本発明のデータ処理
装置のパイプライン処理単位は命令セントのフォーマッ
トの特徴を利用して決定されている。

（１）節で述べた如く、本発明のデータ処理装置の命令
は２バイト単位の可変長命令であり、基本的には“２バ
イトの命令基本部＋０〜４バイトのアドレシング拡張部
２を１〜３回反復することにより命令が構成されている
。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデックスア
トレジソングあるいはメモリ間接アドレッシングが必要
な場合にはアドレッシング拡張部の代わりに“２バイト
の多段間接モード指定部子〇〜４バイトのアドレッシン
グ拡張部”が任意側付く、また、命令により２または４
バイトの命令固有の拡張部が最後に付く。

命令基本部には命令のオペレーションコード、基本アド
レッシングモード、リテラルなどが含まれる。アドレッ
シング拡張部はディスプレースメント、絶対アドレス、
即値、分岐命令の変位のいずれかである。命令固有の拡
張部にはレジスタマツプ、Ｉ−ｆｏｒｍａｔ命令の即値
指定等がある。第３５図は、本発明のデータ処理装置の
基本的命令フォーマットの特徴を示す模式図である。

（３，１，２）　ｒステップコードへの命令の分解」本
発明のデータ処理装置では、上記の命令フォーマントの
特徴を生かしたパイプライン処理を行う。

Ｄステージ２０２では“２バイトの命令基本部子〇〜４
バイトのアドレッシング拡張部”、“多段間接モード指
定部子アドレッシング拡張部”又は命令固有の拡張部を
１つのデコード単位として処理する。各回のデコード結
果をステップコードと称し、Ａステージ２０３以降では
このステップコードをパイプライン処理の単位としてい
る。ステップコードの数は命令毎に固有であり、多段間
接モード指定を行わない場合は、１つの命令は最小１個
、最大３個のステップコードに分かれる。多段間接モー
ド指定が行われた場合はそれだけステップコードが増加
する。但し、これは後で述べる様にデコード段階のみで
ある。

（３，１，３）　ｒプログラムカウンタの管理」本発明
のデータ処理装置のパイプライン上に存在するステップ
コードは全て別命令に対するものである可能性があり、
このためプログラムカウンタの値はステップコード毎に
管理される。全てのステップコードは、そのステップコ
ードのもとになった命令のプログラムカウンタ値を有す
る。ステ・７プコードに付属してパイプラインの各ステ
ージを流れるプログラムカウンタ（直はステンブブログ
ラムカウンタ（ＳＰＣ）と称する。　ｓｐｃはパイプラ
インステージ間を次々と受は渡されていく。

（３，２）　ｒ各パイプラインステージの処理」各パイ
プラインステージの人出カステップコードには第２図に
示したように便宜上名前が付けられている。また、ステ
ップコードはオペレーションコードに関する処理を行い
、マイクロプログラムのエントリアドレス及びＥステー
ジ２０５に対するパラメータなどになる系列とＥステー
ジ２０５のマイクロ命令に対するオペランドになる系列
との２系列がある。

（３，２，１）　ｒ命令フェッチステージ」命令フェッ
チステージ（ＩＰステージ）２０１は命令をメモリある
いはブランチバッファからフェッチして命令キュー３０
１に入力し、Ｄステージ２０２に対して命令コードを出
力する。命令キュー３０１の入力は整置された４バイト
単位で行う。メモリから命令をフェッチする場合は、整
置された４バイトにつき最小２クロンク（１ステツプ）
を要する。

ブランチバッファがヒントした場合は、整置された４バ
イトにつきｌクロックでフェッチ可能である。命令キュ
ー３０１の出力単位は２バイト毎に可変であり、２クロ
ツクの間に最大６バイトまで出力できる。また、分岐の
直後には命令キュー３０１をバイパスして命令基本部２
バイトを直接命令デコーダに転送することも可能である
。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理や命令キューの
制御もＩＰステージ２０１で行う。

ＩＰステージ２０１で検出するＥＩＴには、命令をメモ
リからフェッチする際のバスアクセス例外あるいはメモ
リ保護違反などによるアドレス変換例外がある。

（３，２，２）　ｒ命令デコードステージ」命令デコー
ドステージ（Ｄステージ）２０２はＩＦステージ２０１
から入力された命令コードをデコードする。デコードは
命令デコード部１０２のＦＨ−デコーダ、ＮＦＨＷデコ
ーダ及びアドレッシングモードデコーダを合わせた第１
デコーダ３０３を使用して、２クロフク（１ステツプ）
単位に１度行ない、１回のデコード処理で、Ｏ〜６バイ
トの命令コードを消費する（ＲＥ↑命令の復帰先アドレ
スを含むステップコードの出力処理などでは命令コード
を消費しない）、１回のデコードでＡステージ２０３に
対してアドレス計算情報としてのＡコード２１３である
制御コードとアドレス修飾情報と、オペレーションコー
ドの中間デコード結果としてのＤコード２１２である制
御コードと８ビツトのリテラル情報とを出力する。

Ｄステージ２０２では、各命令のＰＣ計算部１０３の制
御、分岐予測処理、プリブランチ命令に対するプリブラ
ンチ処理、命令キュー３０１からの命令コード出力処理
をも行う。

Ｄステージ２０２で検出するＥＩＴには、予約命令例外
及びプリブランチ時の奇数アドレスジャンプトラップが
ある。また、ＩＦステージ２０１より転送されて−きた
各種ＢＩＴはステップコード内にエンコードする処理を
してＡステージ２０３に転送する。

（３，２，３）　ｒオペランドアドレス計算ステージ」
オペランドアドレス計算ステージ（Ａステージ）２０３
は処理機能が大きく２つに分かれる。１つは命令デコー
ド部１０２の第２デコーダ３０５を使用してオペレーシ
ョンコードの後段デコードを行う処理で、他方はオペラ
ンドアドレス計算部１０４でオペランドアドレスの計算
を行う処理である。

オペレーションコードの後段デコード処理はＤコード２
１２を入力とし、レジスタ、メモリの書込み予約及びマ
イクロプログラムのエントリアドレスとマイクロプログ
ラムに対するパラメータなどを含むＲコード２１４の出
力を行う、なお、レジスタあるいはメモリの書込み予約
は、アドレス計算で参照したレジスタやメモリの内容が
パイプライン上を先行する命令で書換えられることによ
り誤ったアドレス計算が行われるのを防ぐためのもので
ある。レジスタあるいはメモリの書込み予約はデッドロ
ックを避けるため、ステップコード毎ではなく命令毎に
行う、レジスタ及びメモリへの書込み予約については特
願昭６２−１４４３９４号に詳細に開示されている。

オペランドアドレス計算処理はＡコード２１３を入力と
し、Ａコード２１３に従いオペランドアドレス計算部１
０４で加算あるいはメモリ間接参照を組合わせてアドレ
ス計算を行い、その計算結果をＦコード２１５として出
力する。この際、アドレス計算に伴うレジスタ及びメモ
リの読出し時にコンフリクトチエツクを行い、先行命令
がレジスタあるいはメモリに書込み処理を終了していな
いためコンフリクトが指示されれば、先行命令がＥステ
ージ２０５で書込み処理を終了するまで待つ。また、オ
ペランドアドレス及びメモリ間接参照のアドレスがメモ
リにマツプされた！７０領域に入るか否かのチエツクも
行う。

Ａステージ２０３で検出するＢＩＴには予約命令例外、
特権命令例外、バスアクセス例外、アドレス変換例外、
メモリ間接アドレッシングの時のオペランドブレイクポ
イントヒントによるデバッグトラ、ブがある。Ｄコード
２１２又はＡコード２１３自体がＥＩＴを起こしたこと
を示していれば、Ａステージ２０３はそのコードに対し
てアドレス計算処理をせず、そのＥＦＴをＲコード２１
４及びＦコード２１５に伝える。

（３，２，４）　ｒマイクロＲＯＭアクセスステージ」
オペランドフェッチステージ（Ｆステージ）２０４も処
理が大きく２つに分かれる。一方はマイクロＲＯＭのア
クセス処理であり、特にＲステージ２０６と称する。他
方はオペランドプリフェッチ処理であり、特にＯＦステ
ージ２０７と称する。Ｒステージ２０６とＯＦステージ
２０７とは必ずしも同時に動作するわけではなく、メモ
リアクセス権が獲得できるか否か等に依存して独立に動
作する。

Ｒステージ２０６の処理であるマイクロＲＯＭアクセス
処理は、Ｒコード２１４に対して次のＥステージ２０５
での実行に使用する実行制御コードであるＥコード２１
６を生成するためのマイクロＲＯＭアクセスとマイクロ
命令デコード処理である。１つのＲコード２１４に対す
る処理が２つ以上のマイクロプログラムステップに分解
される場合、マイクロ１１０ＭはＥステージ２０５で使
用され、次のＲコード２１４はマイクロｌ？ＯＭアクセ
ス待ちになる。Ｒコード２１４に対する７４２０１２０
Ｍアクセスが行われるのは、その前のＥステージ２０５
での最後のマイクロ命令実行の時である。本発明のデー
タ処理装置では、はとんどの基本命令は１マイクロプロ
グラムステツプで行われるため、実際にはＲコード２１
４に対するマイクロＲＯＭアクセスが次々と行われるこ
とが多い。

Ｒステージ２０６で新たに検出するＥＡＴはない。

Ｒコード２１４が命令処理再実行型のＢＩＴを示してい
る時は、そのＥ！Ｔ処理に対するマイクロプログラムが
実行されるので、Ｒステージ２０６はそのＲコード２１
４に従ったマイクロ命令をフェッチする。

Ｒコード２１４が奇数アドレスジャンプトラップを示し
ている場合、Ｒステージ２０６はそれをＥコード２１６
によって伝える。これはプリブランチに対するもので、
Ｅステージ２０５ではそのＥコード２１６で分岐が生じ
なければそのプリブランチを有効として奇数アドレスジ
ャンプトランプを発生する。

（３，２，５）　ｒオペランドフェッチステージ」オペ
ランドフェッチステージ（ＯＦステージ）２０７はＦス
テージ２０４で行う上記の２つの処理の内のオペランド
プリフェッチ処理を行うゆ オペランドプリフェッチはＦコード２１５を入力とし、
フェッチしたオペランドとそのアドレスをＳコード２１
７として出力する。１つのＦコード２１５ではワード境
界を跨いでも良いが４バイト以下のオペランドフェッチ
を指定する。Ｆコード２１５にはオペランドのアクセス
を行うか否かの指定も含まれており、Ａステージ２０３
で計算したオペランドアドレス自体あるいは即値をＥス
テージ２０５に転送する場合にはオペランドプリフェッ
チは行わず、Ｆコード２１５の内容をＳコード２１７と
して転送する。プリフェッチしようとするオペランドと
、Ｅステージ２０５が書き込み処理を行おうとするオペ
ランドとが一敗する場合は、オペランドプリフェッチは
メモリから行わずバイパスして行う、また、ｒ１０領域
に対してはオペランドプリフェッチを遅延させ、先行命
令がすべて完了するまで待ってオペランドフェッチを行
う。

ＯＦステージ２０７で検出されるＥＡＴには、バスアク
セス例外、アドレス変換例外、オペランドプリフェッチ
に対するブレイクポイントヒツトによるデバッグトラッ
プがある。Ｆコード２１５がデバッグトラップ以外のＥ
ＦＴを示している時は、それをＳコード２１７に転送し
、オペランドプリフェッチは行わない、Ｆコード２１５
がデバッグトラップを示している時は、そのＦコード２
１５に対してＢＩＴを示していない場合と同じ処理をす
ると共にデバラグトラップをＳコード２１７に伝える。

（３，２，６）　ｒ実行ステージ」 実行ステージ（Ｅステージ）２０５はＥコード２１６及
びＳコード２１７を入力として動作する。このＥステー
ジ２０５が命令を実行するステージであり、Ｆステージ
２０４以前のステージで行われた処理は全てＥステージ
２０５のための前処理である。Ｅステージ２０５でジャ
ンプ命令が実行されたり、あるいはＢＩＴ処理が起動さ
れたりした場合は、ＩＰステージ２０１からＦステージ
２０４までの処理は全て無効化される。Ｅステージ２０
５はマイクロプログラムにより制御され、Ｒコード２１
４に示されたマイクロプログラムのエントリアドレスか
らの一連のマイクロプログラムを実行することにより命
令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行とはパ
イプライン化されて行われる。従ってマイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
できる。また、Ｅステージ２０５はデータ演算部１０６
にあるストアバッファを利用して、４バイト以内のオペ
ランドストアと次のマイクロ命令実行をパイプライン処
理することもできる。

Ｅステージ２０５では、Ａステージ２０３で行ったレジ
スタ及びメモリに対する書込み予約をオペランドの書き
込み後に解除する。

また、条件分岐命令がＥステージ２０５で分岐を発した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。

Ｅステージ２０５で検出されるＢＩＴには、バスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトランプ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマント例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅延コンテキス
トトラップ、外部割込、遅延割込、リセット割込、シス
テム障害がある。

Ｅステージ２０５で検出されたＢＩＴは全てＥＩＴ処理
されるが、Ｅステージ以前のＩＦステージ２０１からＦ
ステージ２０４の間で検出され、Ｒコード２１４あるい
はＳコード２１７に反映されているＢＩＴは必ずしもＥ
ＩＴ処理されるとは限らない。！Ｆステージ２０１から
Ｆステージ２０４の間で検出されたが、先行の命令がＥ
ステージ２０５でジャンプ命令が実行されたなどの原因
でＥステージ２０５まで到達しなかったＥＩＴは全てキ
ャンセルされる。そのＢＩＴを起こした命令はそもそも
実行されなかったことになる。

外部割込及び遅延割込は命令の切れ目でＥステージ２０
５に直接光は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＢＩＴの処理はマイ
クロプログラムにより行われる。

（３，３）　ｒ各パイプラインステージの状態制御」パ
イプラインの各ステージは入力ラッチと出力ラッチとを
有し、他のステージとは独立に動作することを基本とす
る。各ステージは１つ前に行った処理が終わり、その処
理結果を出力ランチから次のステージの入力ラッチに転
送し、自分のステージの入力ラッチに次の処理に必要な
入力信号がすべて揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する入力信号が全て有効となり、今
の処理結果を後段のステージの入力ラッチに転送して出
力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待ち
）になる。出力ラッチから次のステージの入力ラッチへ
の転送を行う場合には次のステージの入力ランチが空き
状態になっている必要があり、次のステージの入力ラッ
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる、必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理自体が遅延する。

（４）　　ｒ　ＰＯＰ命令の処理シーケンス」上述の如
きデータ処理装置において、ＰＯＰ命令がパイプライン
上で如何に処理されるかについて、デスティネーション
がメモリ指定である場合とレジスタ指定である場合とに
分けて、図面を参照して更に詳しく説明する。

本発明のデータ処理装置の更に詳しい構成を第３図のブ
ロック図に示す。

命令キュー３０１は、命令フェッチ部１０１中にあり、
ＩＰステージ２０１の処理に関与する。

第１デコーダ３０３は、命令デコード部１０２中にあり
、Ｄステージ２０２の処理に関与する。

第２デコーダ３０４とＡＴＭＰレジスタ３１０は、命令
デコード部１０２中にあり、Ａステージ２０３の処理に
関与する。ＡＴＭＰレジスタ３１０は、メモリ間接参照
時にメモリアクセスでリードしたデータを保持するため
に使用される。

アドレス加算器３０５．　ＡＯＵＴレジスタ３０６．Ｂ
１１５Ｅレジスタ３０１．　ＩＮＤＥＸレジスタ３０８
及びＤＩＳＰＩ、ジスタ３０９はオペランドアドレス計
算部１０４中にあり、Ａステージ２０３の処理に関与す
る。ＢＡＳＦレジスタ３０７゜ＩＮＤＥＸ　レジスタ３
０８．　ＤＩＳＰ　レジスタ３０９は、それぞれベース
（直、インデックス（直、ディスプレースメント値を保
持するためのレジスタである。　ＢＡＳＥレジスタ３０
１．　［ＮＤＥＸＬ、ジスタ３０８．　ＤＴＳＰ　Ｌ、
ジスタ３０９の値を同時に加算するのがアドレス加算器
３０５である。ＡＯＵＴレジスタ３０６は、アドレス加
算器３０５の出力保持のためのレジスタである。

ＡＳＰレジスタ３１１は、スタックポインタ計算部中に
あり、Ａステージ２０３の処理に関与する。

スタックからのポツプ操作、スタックへのプ。

シュ操作等によるｓｐ値のコンフリクトを防ぐため、Ａ
ステージ２０３では、Ｅステージ２０５のｓｐ値に先行
してＡステージのｓｐ値であるＡＳＰ値を管理している
。ポツプ操作及びブツシュ操作に伴うｓｐ値の更新は、
Ａステージ２０３においてＡＳＰ値を制御することによ
って行われる。従って、ＡＳＰ（ｉを参照することによ
り、通常のポツプ操作及びブツシュ操作の直後でもｓｐ
値のコンフリクトに起因するステンプコードの処理の遅
れを生じることなく処理を進めることが出来る。このＡ
　Ｓ　Ｐ　（１ｉを保持するのがＡＳＰレジスタ３１１
である。なお、ｓｐ値の管理方法に関しては特願昭６２
−１４５８５２号で詳しく開示されている。

マイクロＲＯＭ、マイクロシーケンサ、マイクロ命令デ
コーダ等を含むマイクロＲＯＭ部１０５は、Ｒステージ
２０６の処理に関与する。

汎用レジスタファイル３１２．Ａ１．ｔ１３１３．　Ｓ
Ｏレジスタ３１４．００レジスタ３１５は、データ演算
部１０６中にあり、ＯＦステージ２０７とＥステージ２
０５の処理に関与する。ＳＤレジスタ３１４は、オペラ
ンドフェッチ時にメモリアクセスでリードしたデータを
保持するためのレジスタである。ＤＤレジスタ３１５は
、Ｅステージ２０５がメモリアクセスでデータのリード
あるいはストアを行う際に対象となるデータを保持する
ためのレジスタである。

ＩＡレジスタ３１６．ＦＡレジスタ３１７．　ＳＡレジ
スタ３１８ＡＡレジスク３１９は外部バスインターフェ
ース部１０７の一部分である。ＩＡレジスタ３１６は、
Ａステージ２０８がメモリ間接参照時にメモリアクセス
を行う際にアドレスをセットするレジスタである。ＦＡ
レジスタ３１７は、ＯＦステージ２０７がオペランドの
フェッチ時にメモリアクセスを行う際にアドレスをセッ
トするレジスタである。ＡＡレジスタ３１９は、Ｅステ
ージ２０５がメモリアクセスでデータのリードあるいは
ストアを行う際にアドレスをセットするレジスタである
。

ＯＦステージ２０７はオペランドフェッチしたブタと共
にそのアドレスをＥステージ２０５に送るが、その際に
送るアドレスを保持するためのレジスタがＳＡレジスタ
３１８である。このＳＡレジスタ３１８は、アドレスを
送るだけでなく、即値を送る場合にも使用される。

なお本発明のデータ処理装置のバスには、ＤＤババス２
０　ＤＩＳＰバス３２１．Ａバス３２２　ＡＯババス２
３　ＡＡババス２４、Ｓｌバス３２５．Ｓ２バス３２６
．Ｄｏババス２７がある。

Ｄステージ２０２の単純化した構成を第４図のブロック
図に示す。

Ｄステージ２０２は、既に述べた如く主として第１デコ
ーダ３０３にて構成されている。この第１デコーグ３０
３はＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　
Ａｒｒａｙ）にて構成されている。Ｄステージ２０２に
命令コード２１１が入力されると、第１デコーダ３０３
によりデコードされてＤコード２１２及びＡコード２１
３が生成され、出力される。

Ｄコード２１２は命令デコード部１０２中のＡステージ
２０３の処理を行う部分に、またＡコード２１３はオペ
ランドアドレス計算部１０４中のＡステージ２０３の処
理を行う部分にそれぞれ与えられる。

なお、４０１は内部状態保持ラッチである。

命令デコード部１０２中でＡステージ２０３の処理を行
う部分の構成を第５図のブロック図に示す。

この部分は、第２デコーダ３０４．右レジスタ番号生成
部５０１．左レジスタ番号生成部５０２．レジスタ番号
生成部５０３．サイズ生成部５０４等にて構成されてい
る。なお第２デコーダ３０４は第１デコーダ３０３と同
様にＰＬＡにて構成されている。

入力されるＤコード２１２は、オペコードの中間デコー
ド結果、右しジスタ番号情報、左レジスタ番号情報、右
レジスタサイズ−１、左レジスタ番号情報等にて構成さ
れている。

右レジスタ番号情報及び左レジスタ番号情報は、それぞ
れ右レジスタ番号生成部５０１及び左レジスタ番号生成
部５０２に入力され、右レジスタ番号りと左レジスタ番
号ＲＬとをそれぞれ生成する。右レジスタ番号情報には
、オペランドがレジスタ上の値、リテラル、メモリ上の
値あるいは即値のいずれであるかを示す情報が含まれる
。左レジスタ番号情報には、オペランドがレジスタ上の
値あるいはリテラルのいずれであるかを示す情報が含ま
れる。

右レジスタ番号ね及び左レジスタ番号ＲＬはそれぞれ命
令フォーマント中の第１のレジスタ指定部及び第２のレ
ジスタ指定部とに対応付けられるものであり、そのレジ
スタ番号によってそれぞれ第１のオペランド及び第２オ
ペランドの格納先が指定される。−例として第１４図に
示すＲ−ＦＯＩ？ＭＡ？命令を挙げると、Ｒｎは第１の
レジスタ指定部であって右レジスタ番号りに対応し、Ｒ
ｍは第２のレジスタ指定部であって左レジスタ番号ＲＬ
に対応する。

命令フォーマット上では、第１のオペランド指定部及び
第２のオペランド指定部のいずれがソースでありまたデ
スティネーションであるかは一意的には決っていない。

このため、右レジスタ番号Ｒ４と左レジスタ番号Ｒ７と
のいずれがソースレジスタ番号Ｒｓになり、デスティネ
ーションレジスタ番号Ｒ１１になるかは、第２デコーダ
３０４の出力であるレジスタ番号請訓信号によってレジ
スタ番号生成部５０３において決定される。

また、第２デコーダ３０４の出力であるサイズ制御信号
が与えられたサイズ生成部５０４では、右レジスタ番号
Ｒ７が示すレジスタのデータサイズである右レジスタサ
イズ６と左レジスタ番号ＲＬが示すレジスタのデータサ
イズである左レジスタ番号情報、とがそれぞれソースサ
イズ６、デスティネーションサイズ６にて定められる。

Ｆステージ２０４では、第２デコーダ３０４の出力であ
るＲコード・Ｆコード有効信号によって、Ｒコード２１
４とＦコード２１５とがＦステージ２０４に送られたこ
とを認識する。

第６図及び第７図はそれぞれレジスタ番号生成部５０３
及びサイズ生成部５０４の構成を示す回路図である。

第６図における入力信号ＲＣ１，ＲＣ２，ＲＣ３，ＲＣ
４は第２デコーダ３０４が出力するレジスタ番号制御信
号である。また、第７図における入力信号ＳＣＩ、５Ｃ
２ＳＣ３，ＳＣ４は第２デコーダ３０４が出力するサイ
ズ制御信号である。

６０１、６０２．６０３，６０４　、７０１　、７０２
．７０３．７０４はそれぞれＮチャネルトランスミッシ
ョンゲート（ＴＣ）　、６０５はＰチャネル丁Ｇ　、　
６０６　、６０７はインバータ、６０８は叶ゲートを示
す。それぞれの回路は入力ゲートがセレクタになってい
るランチで構成されている。また、回路６１０はＰチャ
ネルＴＧ６０５．インバータ６０６．インバータ６０７
及びＯＲゲート６０８にて構成されている。

そして、回路６１１，７１０，７１１は共に回路６１０
と同等の構成である。

なお、第６図及び第７図では簡略化のためｌビット分の
回路を示している。しかし、レジスタ番号を示す信号及
びサイズを示す信号はそれぞれ５ビット及び２ビツトで
あるので、実際はそれぞれ対応するビット数の回路で構
成されている。

第８図は第５図に示した第２デコーダ３０４の出力であ
るＲコード・Ｆコード出力制御信号、レジスタ番号制御
信号及びサイズ制御信号のｐｏｐ命令の際の内容を示す
表である。

第９図＋ａｌ、　Ｑ）ｌはパイプライン上におけるＰＯ
Ｐ命令の処理シーケンスを示すフローチャートである。

第９図ｆａｔに示されているのはデスティネーションが
メモリ指定時のフローチャートである。また第９図Ｃｂ
ｌに示されているのはデスティネーションがレジスタ指
定時のフローチャートである。

第１０図ｆａｌ、（ｂｌ、　（ｃｌ、　ｆｄｌは、ＰＯ
Ｐ命令を処理する際のＤステージ以降のステージにおけ
るステップコードの処理の流れを示す模式図である０図
において、縦軸は時間を表しており、２目盛りが２クロ
ツク（１ステップ）に相当する。

第１０図ｆａｔ、　（ｂｌはそれぞれデスティネーショ
ンがメモリ指定時とレジスタ指定時であり、且つパイプ
ライン上で待ち状態のない場合のステップコードの処理
の流れを示している。

第１０図（Ｃ１，（ｄｌはそれぞれデスティネーション
がメモリ指定時とレジスタ指定時であり、且つＰＯＰ命
令の直前のステップコードの処理にＥステージ２０５に
おいて６クロソク（３ステツプ）要し、そのためＰＯＰ
命令のステップコードに待ち状態が生じた場合のステッ
プコードの処理の流れを示している。

第３７図（ａｌ　、　（ｂｌはＰＯＰ命令の命令フォー
マ−／　トを示す模式図である。ｐｏｐ命令の命令フォ
ーマットは第１７図に示したＧｌ−ＦＯＲＭＡＴである
。そして、第３７図ｆａ）はレジスタ間接アドレッシン
グの場合を示す。ここで指定する汎用レジスタ番号Ｒｎ
は参照先の汎用レジスタを示す。また第３７図（ｂ）は
レジスタ直接アドレッシングの場合を示す。ここで指定
する汎用レジスタ番号Ｒｎはデスティネーションとなる
汎用レジスタを示す。

ＰＯＰ命令は、スタックトップ上のデータをメモリある
いはレジスタに転送する命令であるので、メモリーレジ
スタ間、またはメモリーメモリ間の転送命令と実質的に
同等である。そこで、本発明のデータ処理装置では、ソ
ースオペランド指定部がないにもかかわらずソースオペ
ランド部の処理のためのステップコードを生成し、Ｅス
テージ以前において必要な前処理の全てを行うように構
成されている。

以下、第９図（ａ）、（１））のフローチャートを参照
して説明する。

（４，１，）ｒデスティネーションがメモリ指定時」先
ず、ＩＦステージ２０１はＰＯＰ命令をメモリ上よりフ
ェッチして命令キュー３０１に人力し、Ｄステージ２０
２に対してＰＯＰ命令の命令コード２＋１を出力する。

Ｄステージ２０２は、ＩＰステージ２０１によってフェ
ッチされたＰＯＰ命令を第１デコーダ３０３によりデコ
ードする。

ｐｏｐ命令の命令コード２１１は第１デコーダ３０３に
人力されてデコードされ、ＰＯＰ命令の第１のステップ
コード（１−］、）が生成される。デコード結果の一部
は内部状態信号として内部状態保持ランチ４０１に保持
される。

次のデコードのサイクルでは、内部状態保持ラッチ４０
１からの内部状態信号に応答して、第１デコーダ３０３
はＩＦステージ２０１からの命令コード２１１を取り込
まずにＰＯＰ命令の第２のステップコード（１−２）を
生成する。このようにして、第９図［Ｂ）に示す如く２
つのステップコードが生成される６ＰＯＰ命令中にはソ
ースオペランド指定部はないが、命令の機能としてソー
スオペランドがスタックトップであることが暗に示され
ている。従って、本発明によるデータ処理装置では、Ｐ
ｏｌ）命令をデコードした段階で、ソースオペランドに
関する処理を予め行うためのステップコード（１−２）
を生成する。

Ｄステージ２０２が出力するそれぞれのステップコード
は、Ａコード２１３とＤコード２１２とから構成されて
いる。同一のステップコード中にあるＡコード２１３と
Ｄコード２１２とは同時にＡステージ２０３に送られる
。　　ｐｏｐ命令から生成されたステップコードはＡス
テージ２０３に対して、ステ、プコ−ド（１−１）、ス
テップコード（１−２）の順序で送られる。

以降のステージにおける処理は、各ステップコードに関
して説明する。

（４，１，１）　　ｒ　ＰＯＰ命令の第１ステツプコー
ド（１−１）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。

Ａコード２１３がＡステージ２０３に入力されると、Ａ
ステージ２０３ではＡコード２１３の制御信号の制御に
よってアドレス計算が行われる。参照先レジスタ情報に
より汎用レジスタファイル３１２の参照先の汎用レジス
タ中の値がＡバス３２２上からＢＡＳＥレジスタ３０７
に格納される。ステップコード（１−１）のＡコード２
１３中に含まれる制御信号によりＩＮ［ｌＥＸレジスタ
３０８とＤＩＳＰレジスタ３０９がクリアされる。

この３つのレジスタの値がアドレス加算器３０５により
加算され、その結果はＡＯＩＪＴレジスタ３０６に格納
される。更に、ＡＯＬＩＴレジスタ３０６中の値はＡＯ
ババス２３を介してＦＡレジスタ３１７に送られる。Ｆ
Ａレジスタ３１７中にある参照先の汎用レジスタからの
値は第２デコーダ３０４の出力の一部と共にＦコード２
１５となる。

第８図に示す如く第２デコーダ３０４は、Ｄコード２１
２の中間デコード結果を入力すると、マイクロプログラ
ムのエントリアドレスあるいは種々の制御情報を生成す
る。

また、Ｄコード２１２中の右レジスタ番号情報及び左レ
ジスタ番号情報はそれぞれ右レジスタ番号生成部５０１
及び左レジスタ番号生成部５０２に入力され、右レジス
タサイズ糞及び左レジスタ番号１？Ｌを生成する。　　
ｐｏｐ命令のステップコード（１−１）では、右レジス
タ番号りのみが意味を有していてＳＤレジスタ３１８を
示す、また、右レジスタサイズ６はワードを示す。

第２デコーダ３０４が出力する制御情報にはレジスタ番
号制御１１１８号とサイズ制御信号とが含まれる。

レジスタ制御信号は、右レジスタ番号Ｒ１がデスティネ
ーションレジスタ番号Ｒ，に対応することを示す。また
、サイズ制御信号は、右レジスタサイズｈがデスティネ
ーションレジスタサイズ６に対応することを示す。

レジスタ番号制御信号ＲＣＩ、　ＲＣ２，ＲＣ３，ＲＣ
４の中で１１ｃ３のみがイネーブルとなり、Ｎチャネル
ＴＧ６０３のみがＯＮＬ、右レジスタ番号Ｒ，がデステ
ィネーションレジスタ番号Ｒ０として保持される。また
、サイズ制御信号ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４の中
でＳＣ３のみがイネーブルとなり、ＮチャネルＴＧ７０
３のみがＯＮＬ、右レジスタサイズｈがデスティネーシ
ョンレジスタサイズ６として保持される。

この様にステップコード（１−１）中では、デスティネ
ーションレジスタ番号６はＳＤレジスタ３１８を示し、
またデスティネーションレジスタサイズ−０はワードを
示す。

これらマイクロプログラムのエントリアドレス及びレジ
スタ番号等からＲコード２１４が生成される。

この様にして生成されたＲコード２１４とＦコード２１
５とは同時にＦステージ２０４に送られる。

Ｒステージ２０６は、Ｒコード・Ｆコード有効信号がイ
ネーブルになると、Ｒコード２１４を入力し、Ｒコード
２１４中に含まれるマイクロプログラムのエントリアド
レスにてマイクロＲＯＭ１０５をアクセスする。マイク
ロ１１０Ｍ１０５の出力はデコードされ、レジスタ番号
等と共にＥコード２１６となる。このＥコード２１６の
デスティネーションレジスタ番号Ｒ。

が示すレジスタはＳＤレジスク３１４であり、またデス
ティネーションレジスタサイズ６はワードである。

ＯＦステージ２０７は、Ｒコード・Ｆコード有効信号が
イネーブルになると、Ｆコード２１５を入力し、Ｆコー
ド２１５の一部であるＦＡレジスタ３１７中の値はＳＡ
レジスタ３１８に転送される。　ＳＡレジスタ３１８中
の値はＳコード２１７としてＥステージ２０５に送られ
る。

Ｅステージ２０５にＥコード２１６とＳコード２１７が
入力されると、Ｓ＾レジスタ３１８中の値をＡＡレジス
タ２１９に格納せよ、という処理が行われる。この場合
、デスティネーションレジスタ番号ＲＤが示すレジスタ
はＳＤレジスタ３１４であるが、書き込みオペランドで
あるのでこの値は意味が無い。このため、ＳＡレジスタ
３１８中の値がＡＡレジスタ３１９に転送されるのみで
ある。

以上の如（、ステップコード（１−１）はパイプライン
上を順次処理されていく。

（４，１，２）　　ｒ　ＰＯＰ命令の第２ステツプコー
ド（１−２）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。

Ａコード２１３がＡステージ２０３に入力されると、Ａ
ステージ２０３ではＡコード２１３中の制′４ｎ信号の
制御によってアドレス計算が行われる。Ａステージ２０
３のスタックポインタであるＡＳＰレジスタ３１１から
値がＡバス３２２上に出力され、ＢＡＳＩ！レジスタ３
０７に格納される。　ＩＮＤＥＸレジスタ３０８及びＤ
ＩＳＰレジスタ３０９はクリアされる。ＢＡＳＥレジス
タ３０７ＩＮＤＥＸ　レジスタ３０８及びＤＩＳＰレジ
スタ３０９の値がアドレス加算器３０５で加算され、そ
の結果はＡＯＵＴレジスタ３０６に格納される。この動
作によって、ＡＳＰレジスタ３１１の内容がＡＯυ丁レ
ジスタ３０６に転送される。同時にＡＳＰレジスタ３１
１は＋４インクリメントされる。更に、ＡＯＵＴレジス
タ３０６中の値はＡＯババス２３を介してＦＡレジスタ
３１７に送られる。

ＦＡレジスタ３１７中にあるＡＳＰ値は第２デコーダ３
０４の出力の一部と共にＦコード２１５となる。

第８図に示す如く第２デコーダ３０４は、Ｄコード２１
２の中間デコード結果が入力されると、マイクロプログ
ラムのエントリアドレス及び種々の制御情報を生成する
。

また、Ｄコード２１２中の右レジスタ番号情報及び左レ
ジスタ番号情報は、それぞれ右レジスタ番号生成部５０
１及び左レジスタ番号生成部５０２に入力され、右レジ
スタ番号Ｒい左しジスク番号Ｒ９，が生成される。ＰＯ
Ｐ命令の第２のステップコード（１２）では、右レジス
タ番号Ｒ５のみが意味を有していてＳＤレジスタ５１４
を示す。右レジスタサイズリ８はワードを示す。

この右レジスタ番号情報は、命令フォーマット中で指定
されるものではなく、このステップコード（１−２）生
成時にＤステージ２０２で生成されたものである。

第２デコーダ３０４が出力する制御情報の中には、レジ
スタ番号制御情報とサイズ制御情報が含まれる。レジス
タ番号制御信号は右レジスタ番号ＲＲがソースレジスタ
番号Ｒ３に対応することを示す。またサイズ制御信号は
、右レジスタサイズ６がソースレジスタサイズ６に対応
することを示す。

レジスタ番号制御信号ＲＣｌ　、　ＲＣ２、１ｌｃ３　
、　Ｉ？Ｃ４の中でＲＣＩのみがイネーブルとなり、Ｎ
チャネルＴＧ６０１のみがＯＮＩ、、、右レジスタ番号
Ｒ，がソースレジスタ番号Ｒｓとして保持される。デス
ティネルジョンレジスタ番号Ｒ８は、ステップコード（
１−１）で処理時に保持した番号のままである。また、
サイズ制御信号ＳＣＩ、ＳＣ２，ＳＣ３，ＳＣ４の中で
ＳＣＩのみがイネーブルとなり、ＮチャネルＴＧ７０１
のみがＯＮシ、右レジスタサイズ６がソースレジスタサ
イズ賀、として保持される。

このようにステップコード（１−２）中では、ソースレ
ジスタ番号Ｒ８はＳＤレジスタ３１４を示し、ソースレ
ジスタサイズ讐、はワードを示す。

これらのマイクロプログラムのエントリアドレス及びレ
ジスタ番号等からＲコード２１４が生成される。

このようにして生成されたＲコード２１４及びＦコード
２１５は同時にＦステージ２０４に送られる。

Ｒステージ２０６は、Ｒコード・Ｆコード有効信号がイ
ネーブルとなると、Ｒコード２１４を入力し、Ｒコード
２１４中に含まれるマイクロプログラムのエントリアド
レスにてマイクロＲＯＭ１０５をアクセスする。マイク
ロＲＯＭ１０５の出力はデコードされ、レジスタ番号等
と共にＥコード２１６となる。このステップコード（１
−２）のソースレジスタ番号Ｒ８が示すレジスタはＳＤ
レジスタ３１４であり、またソースレジスタサイズｈは
ワードである。

ＯＦステージ２０７は、Ｒコード・Ｆコード有効信号が
イネーブルとなると、Ｆコード２１５を入力する。Ｆコ
ード２１５の一部であるＦＡレジスク３１７の値はこの
命令のＳＰ値である。そして、ＦＡレジスタ３１７の値
をアドレス値として、外部バスインターフェース部１０
７を介してスタックトップに対してオペランドのブリフ
ェッチが行われる。このスタックトップに対するアクセ
スにおいて、プリフェッチされた値は外部バスインター
フェース部１０７を介して本発明のデータ処理装置内に
読み込まれ、ＤＯババス２０上よりＳＤレジスタ３１４
に保持される。

ＳＤレジスタ３１４中の値はＳコード２１７の一部とし
てＥステージ２０５に送られる。

Ｅステージ２０５は、Ｅコード２１６及びＳコード２１
７を入力すると、ＡＡレジスタ３１９の値をデスティネ
ーションアドレスとしてソースレジスタ番号Ｒ８が示す
レジスタ中の値を転送せよ、という処理が行われる。こ
の場合、ソースレジスタ番号Ｒ３が示すレジスタはＳＤ
レジスタ３１４である。従って、初めの２クロツク（１
ステツプ）でスタックトップからブリフェッチされたＳ
Ｄレジスタ３１４中の値は、５１バス３２５上からＡＬ
Ｕ３１３へ送られ、演算されることなくＤｏババス２７
上からＤＯレジスタ３１５に転送される。

次の２クロツク（１ステツプ）でＤＤレジスタ３１５に
送られたデータは、ステップコード（１−１）の処理で
保持したＡＡレジスタ３１９中の値をデスティネーショ
ンアドレスとして、外部バスインターフェース部１０７
を介して格納されるゆ Ｅステージ２０５において、基本的にＡＳＰ命令の第２
ステツプコード（１−２）は処理に４クロツク（２ステ
・２プ）を要する。しかし、データの演算と格納とはパ
イプライン化されているので、データの格納処理中に次
の命令の処理を始める場合もあり、この場合は処理に２
クロツク（ｌステップ）を要するのみである。

以上の如くして、ステップコード（１−２）はパイプラ
イン機構上を順次処理されていく。

本発明のデータ処理装置においては、第１０図ｆａｔに
示す如＜　ｐｏｐ命令のステップコード（１−１）及び
ステップコード（１−２）はパイプラインの各ステージ
上で順次処理されていく、従って、ＰＯＰ命令の処理時
における各ステージの負荷分散が十分に行（４，２）　
ｒデスティネーションがレジスタ指定時」７ドレシソシ
ングモードがレジスタ直接モードである場合、デスティ
ネーションが汎用レジスタになったことによりデスティ
ネーションオペランドに関する処理の簡略化が可能にな
る。

以下に、ＰＯＰ命令のアドレシッジングモードがレジス
タ直接モードである場合に、デスティネーションオペラ
ンドに関する処理を如何に簡略化するかを詳細に説明す
る。

なお、ここでデスティネーションとなる汎用レジスタの
レジスタ番号はＲ１であるとする。従って、第３７図ｆ
ｂｌの汎用レジスタ番号ＲｎはＩｌｌである。

先ず、ｌＦステージ２０１はＰＯＰ命令をメモリからフ
ェッチして命令キュー２１１に入力し、Ｄステージ２０
２に対してｐｏｐ命令の命令コード２１１を出力する。

Ｄステージ２０２は、ＩＦステージ２０１によってフェ
ッチされたＰＯＰ命令を、第１デコーダ３０３によりデ
コードする。

ＰＯＰ命令の命令コード２１１は第１デコーダ３０３に
入力され、デコードされてＰＯＰ命令の第１のステップ
コード（２−１）が生成される。デコード結果の一部は
内部状態信号として内部状態保持ラッチ４０１に保持さ
れる。

次のデコードのサイクルでは、内部状態保持ラッチ４０
１からの内部状態信号に応答して第１デコーダ３０３は
ＩＦステージ２０１からの命令コード２１１を取り込ま
ず、ＰＯＰ命令の第２のステップコード（２−２）を生
成する。この様にして、第９図山）に示す如く２つのス
テップコードが生成される。

命令中にはソースオペランド指定部はないが、命令の機
能としてソースオペランドがスタックトップであること
が暗に示されている。本発明のデータ処理装置では、ｐ
ｏｐ命令をデコードした段階で、ソースオペランドに関
する処理を予め行うためのステップコード（２−２）を
生成する。

Ｄステージ２０２から出力されるそれぞれのステップコ
ードはＡコード２１３とＤコード２１２とから構成され
ている。同一のステップコード中にあるＡコード２１３
とＤコード２１２とは同時にＡステ−ジ２０３に送られ
る。ＰＯＰ命令から生成されたステッ７’Ｄ−ドはＡス
テージ２０３に対してステップコード（２−１）、ステ
ップコード（２−２）の順序で送られる。

以降のステージにおける処理は、各ステップコードに関
して説明する。

（４，２，１）　　ｒ　ＰＯＰ命令の第１ステツプコー
ド（２−１）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。しかし、Ａコード２１３がＡステージ２０
３に人力されても、レジスタ直接モードであることから
アドレス計算の処理は行わない。

第８図に示す如く、第２デコーダ３０４はＤコード２１
２の中間デコード結果を入力すると、マイクロプログラ
ムのエントリアドレス及び種々の制御情報を生成する。

また、Ｄコード２１２中の右レジスタ番号情報及び左レ
ジスタ番号情報はそれぞれ右レジスタ番号生成部５０１
及び左レジスタ番号生成部５０２に入力され、右レジス
タ番号Ｒ２及び左レジスタ番号ＩｔＬが生成される。Ｐ
ＯＰ命令のステップコード（２−１）では、右レジスタ
番号ＲＩＩのみが意味を有していて汎用レジスタファイ
ル中にある汎用レジスタＲ［を示し、また右レジスタサ
イズ６はワードを示す。

第２デコーダ３０４が出力する制御情報には、レジスタ
番号制御情報とサイズ制御情報とが含まれている。レジ
スタ番号制御信号は、右レジスタ番号りがデスティネー
ションレジスタ番号Ｒ０に対応することを示す、また、
サイズ制御信号は、右レジスタサイズｈがデスティネー
ションレジスタサイズ６に対応することを示す。

レジスタ番号制御信号ＲＣＩ、　ＲＣ２，ＲＣ３，ＲＣ
４の中でＲＣ３のみがイネーブルとなり、ＮチャネルＴ
Ｇ６０３のみがＯＮＬ、右レジスタ番号りがデスティネ
ーションレジスタ番号Ｒ０として保持される。また、サ
イズ制御′ｉ信号ＳＣＩ　、　ＳＣ２，ＳＣ３，ＳＣ４
の中でＳＣ３のみがイネーブルとなり、ＮチャネルＴＧ
７０３のみがＯＮＬ、右レジスタサイズへがデスティネ
ーションレジスタサイズＷ１１として保持される。

以上の如く、ステップコード（２−１）中では、デステ
ィネーションレジスタ番号Ｒ，は汎用レジスタＲ１を示
し、またデスティネーションレジスタサイズ６はワード
を示す。

第２デコーダ３０４は、アドレッシングモードがレジス
タ直を妾アドレッシングであることから、Ｒコード・Ｆ
コード有効信号をイネーブルにしない。

従って、Ｆステージ２０４はステップコード（２−１）
を入力しない。つまり、ステップコード（２−１）はＡ
ステージ２０３において消滅する。

デスティネーションレジスタ番号Ｒ９とデスティネーシ
ョンレジスタサイズ−０はステップコード（２２）に渡
されるために保持され続ける。

もし、レジスタ直接モード以外のアドレッシングモード
であるならば、デスティネーションオペランドに関する
処理を行うステップコード（２−１）は、Ｅステージ２
０５においてデスティネーションアドレス値を静レジス
タ２１９に退避するという処理を行う。しかし、レジス
タ直接モードであるためその処理を行う必要がない。従
って、本発明のデータ処理装置においては、アドレッシ
ングモードがレジスタ直接モードであるＰＯＰ命令を処
理する場合にはステップコード（２−１）を消滅させる
。

（４，２，２）　　ｒ　ＰＯＰ命令の第２ステツプコー
ド（２−２）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。Ａコード２１３がＡステージ２０３に入力
されると、Ａステージ２０３ではＡコード２１３中の制
御信号の制御ＴＪによりアドレス計算を行う。

Ａステージ２０３のスタックポインタである＾ＳＰレジ
スタ３１１からその（直がＡバス３２２上に出力され、
ＢＡＳＥレジスタ３０７に格納される。　　ＩＮＤＥＸ
レジスタ３０８及びｏｒｓｐレジスタ３０９はクリアさ
れる。ＢＡＳＥレジスタ３０７．　ＩＮＤＥＸレジスタ
３０８及び旧ｓｐレジスタ３０９の値がアドレス加算器
３０５で加算され、その結果はＡＯＵＴレジスタ３０６
に格納される。この動作により、ＡＳＰレジスタ３１１
の内容がＡＯＵＴレジスタ３０６に転送される。同時に
ＡＳＰレジスタ３］１は＋４インクリメントされる。更
に、ＡＯＵＴレジスタ３０６中の値はＡＯババス２３を
介してＦＡレジスタ３１７に送られる。ＦＡレジスタ３
１７中にあるＡＳＰ値は第２デコーダ３０４の出力の一
部と共にＦコード２１５となる。

第８図に示す如く第２デコーダ３０４は、Ｄコード２１
２の中間デコード結果を入力すると、マイクロプログラ
ムのエントリアドレス及び種々の制御情報を生成する。

また、Ｄコード２１２中の右レジスタ番号情報及び左レ
ジスタ番号情報はそれぞれ右レジスタ番号生成部５０１
及び左レジスタ番号生成部５０２に人力され、右レジス
タ番号り及び左レジスタ番号Ｒ５が生成される。　　Ｐ
ＯＰ命令のステップコード（２−２）では、右レジスタ
番号Ｒえのみが意味を有していてＳＤレジスタ３１４を
示す、また、右レジスタサイズｈはワードを示す。この
ステップコード（２−２）の右レジスタ番号情報は命令
フォーマット中で指定されるものではなく、このステッ
プコード（２−２）生成時にＤステージ２０２で生成さ
れたものである。

第２デコーダ３０４が出力する制御情報の中には、レジ
スタ番号制御情報とサイズ制御情報とが含まれる。レジ
スタ番号制御信号は右レジスタ番号Ｒ１がソースレジス
タ番号Ｒ３に対応することを示し、サイズ制御信号は右
レジスタサイズｈがソースレジスタサイズ６に対応する
ことを示す。

レジスタ番号制御信号ＲＣＩ　、　ＲＣ２，ＲＣ３，Ｒ
Ｃ４の中でＲＣＩのみがイネーブルとなり、Ｎチャネル
ＴＧ６０１のみがＯＮＬ、、右レジスタ番号りがソース
レジスタ番号Ｒ３として保持される。デスティネーショ
ンレジスタ番号Ｒ０は、ステップコード（２−１）で処
理時に保持した番号のままである。また、サイズ制御信
号ＳＣＩ、　ＳＣ２，ＳＣ３，ＳＣ４の中でｓｃｌのみ
がイネーブルとなり、ＮチャネルＴＧ７０１のみが０Ｉ
ＩＬ、右レジスタサイズ６がソースレジスタサイズ１ｌ
Ｉｓとして保持される。デスティネーションレジスタサ
イズ６は、ステップコード（２〜１）で処理時に保持し
たサイズのままである。

この様にステップコード（２−２）中では、デスティネ
ーションレジスタ番号ＲＤは汎用レジスタＲ１を示し、
ソースレジスタ番号Ｒ３はＳＤレジスタ３１４を示し、
またデスティネーションレジスタサイズＷ。

はワードを示し、ソースレジスタサイズ６はワードを示
す。従って、ステップコード（２−１）の情報の一部を
ステップコード（２−２）に吸収したことになる。

また、レジスタ直接モード時は、第２デコーダ３０４で
はマイクロプログラムのエントリアドレスの下位Ｉビッ
トが反転されて出力される。従って、デスティネーショ
ンアドレスがレジスタである場合とそれ以外の場合とで
は、マイクロ命令での処理が異なる。

これらマイクロプログラムのエントリアドレス及びレジ
スタ番号等からＲコード２１４が生成される。

このようにして生成されたＲコード２１４及びＦコード
２１５は同時にＦステージ２０４に送られる。

Ｒステージ２０６は、Ｒコード・Ｆコード有効信号がイ
ネーブルとなると、Ｒコード２１４を入力してそれに含
まれるマイクロプログラムのエントリアドレスにてマイ
クロＩ？０Ｍ１０５をアクセスする。マイクロＲＯＭ１
０５の出力はデコードされ、レジスタ番号等と共にＥコ
ード２１６となる。このステップコード（２−２）のソ
ースレジスタ番号Ｒ８が示すレジスタはＳＤレジスタ３
１４であり、デスティネーションレジスタ番号Ｒ６が示
すレジスタは汎用レジスタＲ１である。また、ソースレ
ジスタサイズｈとデスティネーションレジスタサイズ讐
。は共にワードである。

ＯＦステージ２０７は、Ｒコード・Ｆコード存効信号が
イネーブルになると、Ｆコード２１５を入力する。Ｆコ
ード２１５の一部であるＦＡレジスタ３１７中の値はこ
の命令のＳＰ値である。　ＦＡレジスタ３１７中の値を
アドレスとして、外部バスインターフェース部１０７を
介し、スタックトップにオペランドのブリフェッチを行
う、このスタックトップに対するアクセスによって、ブ
リフェッチした値は外部バスインターフェース部１０７
を介して本発明のデータ処理装置内に読み込まれ、Ｄ、
Ｄバス３２０上よりＳＤレジスタ３１４に保持される。

ｓｏレジスタ３１４中の値はＳコード２１７の一部とし
てＥステージ２０５に送られる。

Ｅ７．テージ２０５がＥコード２１６とｓコード２１７
とを入力すると、ソースレジスタ番号Ｒ８が示すレジス
タ中の値をデスティネーションレジスタ番号Ｒ０が示す
レジスタに転送せよ、という処理が行われる。

この場合、デスティネーションレジスタ番号Ｒ０が示す
レジスタは汎用レジスタＩＩＩであり、ソースレジスタ
番号Ｒ３が示すレジスタはＳＤレジスタ３１４である。

よって、スタックトップからプリフヱッチしたＳＤレジ
スタ３１４中の値はＳ１バス３２５上からＡＬＵ３１３
へ送られ、演算されることな（Ｄｏババス２７上から汎
用レジスタＲ１に転送される。

以上の如く、ステップコード（２−２）はパイプライン
機構上を順次処理されていく。

本発明のデータ処理装置においては、パイプライン機構
上で待ち状態のない場合は、第１０図（ｂｌに示す如＜
　　ｐｏｐ命令のステップコード（２−１）及びステッ
プコード（２−２）はパイプラインの各ステージ上で順
次処理されていく。この間に、Ａステージ２０３におい
てステップコード（２−１）は消滅し、必要な情報のみ
がステップコード（２−２）に吸収され第１０図ｆａ＋
及び山）に示す如く、パイプラインｊＩＪ、横上で待ち
状態のない状態で、ＰＯＰ命令のステップコードの１つ
が吸収処理される場合とステップコードが吸収されない
場合とでは、Ｅステージ２０５でのデータの格納動作を
除くと、処理に要するステップ数は同じである。

ここで、ＰＯＰ命令の１つ前の命令のステップコード（
４〜１）がＥステージ２０５において処理に３ステツプ
要するため、ＰＯＰ命令のステップコードがＦステージ
２０４において２ステップ待ち状態になった場合につい
て考える。

第１Ｏ図（Ｃ１はＰＯＰ命令のステップコードが吸収さ
れない場合を示し、第１０図ｆｄ）はＰＯＰ命令のステ
ップコードの１つが吸収される場合を示している。

第１０図Ｆｄｌから理解される如く、ステップコード（
２−１）が吸収されたことによりＥステージ２０５にお
いて処理すべきステップコードの数が減少し、結果とし
て処理全体に要するステップ数が減少する。

このように、不必要なステップコード（２−１）をパイ
プライン機構上で吸収してしまうということは、パイプ
ライン機構上で待ち状態が生じた場合に、処理に必要な
ステップ数が減少する可能性が大いにあり、データ処理
装置の処理速度は改善さ（５）　　ｒ　Ｉ−ＦＯＲＭＡ
Ｔ命令の処理シーケンス」本発明のデータ処理装置では
、レジスタ直接アドレッシングのＩ−ＦＯＲＭＡＴ命令
に関してもステップコードの吸収を行う。レジスタ直接
アドレッシングのＩ−ＦＯＲＭＡＴ命令の処理方法は、
アドレッシングモードがレジスタ直接モードの場合のＰ
ＯＰ命令の処理方法に類似している。

アドレッシングモードカくレジスタ直を妾モードである
ｌ−ＦＯＲＭＡＴの命令が、パイプライン機構上で如何
に処理されるかについて以下に詳細に説明する。

１−ＦＯＲＭＡＴの命令の一例として、加算命令である
１−ＦＯＲＭＡＴのへ〇〇命令（ＡＤＤ：Ｉ命令）につ
いて説明する。

第１１図はパイプライン機構上におけるＡＤＤ命令の処
理シーケンスを示すフローチャートである。

また第３８図はレジスタ直接モードであるＡＤＤ：Ｉ命
令の命令フォーマントを示す模式図である。

（５，１）ｒレジスタ直接アドレッシングのＡＤＤ命令
の処理」 ここでデスティネーションとなる汎用レジスタのレジス
タ番号はＲ１であるとする。また、即値のサイズはワー
ドであるとする。

先ず、！Ｆステージ２１９はＡＤＤ：Ｉ命令をメモリか
らフェッチして命令キュー３０１に入力し、Ｄステージ
２０２に対してＡＤＤ：Ｉ命令の命令コード２１１を出
力する。

Ｄステージ２０２は、ＩＦステージ２０１によりフェッ
チされた＾ＤＤ：Ｉ命令を第１デコーダ３０３によりデ
コードする。へ〇〇命令は２オペランド命令であるので
、デスティネーションとソースとの各オペランドの処理
のために２つのステップコードが生成される。デスティ
ネーションとソースとの処理に関するステップコードは
それぞれステップコード（３−１）とステップコード（
３−２）である。

＾ＤＤ：Ｉ命令のデコードにより生成されたステップコ
ードは、Ａステージ（２０３）に対してステップコード
（３−１）、ステップコード（３−２）の順序で送られ
る。

以降のステージにおける処理は、各ステップコードに関
して説明する。

（５，１，１）　　ｒ　ＡＤＤ：Ｉ命令の第１ステツプ
コード（３−１）の処理 Ａステージ２０３はＡコード２１３とＤコード２１２を
入力する。しかし、Ａコード２１３がＡステージ２０３
に入力されても、アドレッシングモードがレジスタ直接
モードであるから、アドレス計算の動作は行われない。

第８図に示す如く、第２デコーダ３０４は、Ｄコード２
１２の中間デコード結果を入力すると、マイクロプログ
ラムのエントリアドレス及び種々の制御情報を生成する
。

また、Ｄコード２１２中の右レジスタ番号情報及び左レ
ジスタ番号情報はそれぞれ右レジスタ番号生成部５０１
及び左レジスタ番号生成部５０２に入力され、右レジス
タ番号Ｒ９及び左レジスタ番号ＲＬが生成される。　　
ＡＤＤ：Ｉ命令のステップコード（３−１）では、右レ
ジスタ番号Ｒ１のみが意味を有していて汎用レジスタフ
ァイル３１２中にある汎用レジスタＲ１を示し、また右
レジスタサイズ６はワードを示す。

第２デコーダ３０４が出力する制御情報の中にはレジス
タ番号制御情報とサイズ制御情報が含まれている。レジ
スタ番号制御ｎ信号は、右レジスタ番号りがデスティネ
ーションレジスタ番号ＲＤに対応することを示す、サイ
ズ制御信号は、右レジスタサイズへがデスティネーショ
ンレジスタサイズ−０に対応することを示す。

レジスタ番号制御信号ＲＣＩ　、　ＲＣ２，ＲＣ３，Ｒ
Ｃ４の中でＲＣ３のみがイネーブルとなり、Ｎチャネル
ＴＧ６０３のみがＯＮＬ、、右レジスタ番号ＲＲがデス
ティネーションレジスタ番号Ｒｅとして保持される。ま
た、サイズ制御信号ＳＣＩ、ＳＣ２，ＳＣ３，ＳＣ４の
中でＳＣ３のみがイネーブルとなり、ＮチャネルＴＧ７
０３のみがＯＮＬ、右レジスタサイズｈがデスティネー
ションレジスタサイズもとして保持される。

この様にステップコード（３−１）中では、デスティネ
ーションレジスタ番号Ｒゎは汎用レジスタＲ１を示し、
またデスティネーションレジスタサイズー。

はワードを示す。

第２デコーダ３０４は、アドレッシングモードがレジス
タ直接アドレッシングであることから、Ｒコード・Ｆコ
ード有効信号をイネーブルにしない。

従って、Ｆステージ２０４はステップコード（３−１）
を人力しない、つまり、ステップコード（３−１）はＡ
ステージ２０３において消滅する。

デスティネーションレジスタ番号Ｒ，とデスティネーシ
ョンレジスタサイズもとはステップコード（３−２）に
渡されるために保持され続ける。

もし、レジスタ直接モード以外のアドレッシングモード
であるならば、デスティネーションオペランドに関する
処理を行うステップコード（３−１）は、アドレス計算
とそのアドレスに対するオペランドのブリフェッチ、オ
ペランドデータの退避及びそのアドレスの退避といった
処理が行われる。

しかし、レジスタ直接モードであるためその処理を行う
必要がない、従って、本発明によるデータ処理装置にお
いては、アドレッシングモードがレジスタ直接モードで
あるＡＤＤ：Ｉ命令を処理する場合は、ステップコード
（３−１）をン肖滅させる。

（５，１，２）　　ｒ　ＡＤＤ：［命令の第２ステツプ
コード（３−２）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。Ａコード２１３がＡステージ２０３に入力
されると、Ａステージ２０３ではＡコード２１３の制御
信号の制御によりアドレス計算が行われる。

即値はＤＩＳＰバス３２１上からＢＡＳＥレジスタ３０
７に格納される。ＩＮＤＥＸレジスタ３０８及びＤＩＳ
Ｐレジスタ３０９はクリアされる。ＢＡＳＥ　ｌｚジス
９３０１．　ＩＮＤＥＸレジスタ３０８及びＤＩＳＰレ
ジスタ３０９の値がアドレス加算器３０５で加算され、
その結果はＡＯＬＩＴレジスタ３０６に格納される。更
に、ＡＯＵＴレジスタ３０６中の値はＡＯババス２３を
介してＰ＾レジスタ３１７に送られる。このＦＡレジス
タ３１７に格納された即値は第２デコーダ３０４の出力
の一部と共にＦコード２１５となる。

第８図に示す如く、第２デコーダ３０４は、Ｄコード２
１２の中間デコード結果を入力すると、マイクロプログ
ラムのエントリアドレス及び種々の制御情報を生成する
。

また、ステップコード（３−２）のＤコード２１２中の
右レジスタ番号情報及び左レジスタ番号情報はそれぞれ
右レジスタ番号生成部５０１及び左レジスタ番号生成部
５０２に入力され、右レジスタ番号り及び左レジスタ番
号ＲＬが生成される。ＡＤＤ：Ｉ命令のステップコード
（３−２）では、右レジスタ番号Ｒ７のみが意味を有し
ていてＳＡレジスタ３１８を示し、また右レジスタサイ
ズ６はワードを示す。

第２デコーダ３０４が出力する制御情報の中にはレジス
タ番号制御情報とサイズ制御情報とが含まれる。レジス
タ番号制御信号は、右レジスタ番号りがソースレジスタ
番号Ｒ３に対応することを示す。

サイズ制御信号は、右レジスタサイズへがソースレジス
タサイズに対応することを示す。

レジスタ番号制御信号ＲＣＩ、　ＲＣ２，ＲＣ３，１ｌ
ｃ４の中でＰＣＩのみがイネーブルとなり、Ｎチャネル
ＴＧ６０１のみがＯＮＬ、右レジスタ番号Ｒ，がソース
レジスタ番号として保持され、ソースレジスタ番号Ｒ３
を出力する。デスティネーションレジスタ番号Ｒ，は、
ステップコード（３−１）の処理時に保持した番号のま
まである。また、サイズ制御信号ＳＣＩ　、　ＳＣ２，
ＳＣ３゜ＳＣ４の中でＳＣＩのみがイネーブルとなり、
ＮチャネルＴＧ７０１のみがＯＮＬ、右レジスタサイズ
ｈがソースレジスタサイズとして保持され、ソースレジ
スタサイズ讐、を出力する。デスティネーションレジス
タサイズ６は、ステップコード（３−１）で処理時に保
持したサイズのままである。

この様にステップコード（３−２）中では、デスティネ
ーションレジスタ番号１？、は汎用レジスタＲ１を示し
、ソースレジスタ番号Ｒ３はＳＡレジスタ（３１８）を
示し、またデスティネーションレジスタサイズ６はワー
ドを示し、ソースレジスタサイズ６はワードを示す。従
って、ステップコード（２−１）の情報の一部をステッ
プコード（２−２）に吸収したことになる。

また、レジスタ直接モードの時は、第２デコーダ３０４
ではマイクロプログラムのエントリアドレスの下位１ビ
ツトが反転されて出力される。従って、デスティネーシ
ョンアドレスがレジスタである場合とそれ以外の場合と
では、マイクロ命令での処理が異なる。

これらマイクロプログラムのエントリアドレス及びレジ
スタ番号等からＲコード２１４が生成される。

このようにして生成されたＲコード２１４及びＦコード
２１５は同時にＦステージ２０４に送られる。

Ｒステージ２０６は、Ｒコード・Ｆコード有効信号がイ
ネーブルになると、Ｒコード２１４を入力してそれに含
まれるマイクロプログラムのエントリアドレスにてマイ
クロＲＯＭ１０５をアクセスする。マイクロＲＯＭ１０
５の出力はデコードされ、レジスタ番号等と共にＥコー
ド２１６となる。このステップコード（３−２）のソー
スレジスタ番号Ｒ３の示すレジスタはＳＡレジスタ３１
８であり、デスティネーションレジスタ番号ＲＤが示す
レジスタは汎用レジスタＲ１である。またソースレジス
タサイズ−８とデスティネーションレジスタサイズ６は
共にワードである。

ＯＦステージ２０７は、Ｒコード・Ｆコード有効信号が
イネーブルになると、Ｆコード２１５を入力する。Ｆコ
ード２１５の一部であるＦＡレジスタ３１７の値は即値
である。　ＦＡレジスタ３１７の値はＳＡレジスタ３１
８に転送される。Ｓ＾レジスタ３１８の値は、Ｓコード
２１７の一部としてＥステージ２０５に送られる。

Ｅステージ２０５がＥコード２１６とＳコード２１７と
を入力すると、ソースレジスタ番号Ｐ、の示すレジスタ
中の値とデスティネーションレジスタ番号Ｐ０が示すレ
ジスタ中の値はそれぞれＳ１バス３２５及びＳ２バス３
２６上からＡＬυ３１３に入力されて加算が行われ、そ
の結果はＤＯババス２７上からデスティネーションレジ
スタ番号Ｒ，が示すレジスタへ転送される、という処理
が行われる。この場合、ソースレジスタ番号Ｒ５が示す
レジスタはＳＡレジスタ３１８であり、デスティネーシ
ョンレジスタ番号ＲＩｌが示すレジスタは汎用レジスタ
ｐｔである。よって、即値と汎用レジスタＩｌｌ中の値
はそれぞれＳ１バス３２５及びＳ２バス３２６上を介し
てＡＬＵ３１３に入力されて加算される。加算結果はＤ
Ｏババス０６を介して汎用レジスタＲ１に転送される。

以上の様に、ステップコード（３−２）はパイプライン
機構上を順次処理されていく。

アドレシンシングモードがレジスタ直接モードであるＡ
［１口：！命令は、第１０図中）に示したレジスタ直接
モードのＰＯＰ命令のパイプライン上における処理と同
様に処理が行われる。従って、（４，２，２）節で述べ
たレジスタ直接モードのＰｏＰ命令の如く、パイプライ
ン機構上で待ち状態が生じた場合はステップコードを吸
収することによりＩ−ＦＯＲＭＡＴ命令の処理全体に要
するステップ数は減少する。

また、上記実施例ではステップコードの吸収がＡステー
ジ２０３で行われる場合を示したが、ステップコードの
吸収がＤステージ２０２で行われるように構成すること
も可能である。

なお、アドレシッシングモードとして多段間接モードが
指定された場合には、その段数分のステップコードが生
成される。多段間接モードに対するステップコードはＡ
ステージ２０３で吸収され、以降のステージでの処理は
上述の場合と同様となる。

［発明の効果］ 以上に詳述した如く、本発明のデータ処理装置によれば
、レジスタ直接アドレッシングモードであるＰＯＰ命令
あるいは即値オペランド命令の処理に際して実行ステー
ジで行う必要のない処理の処理単位を消滅させる様に構
成したので、パイプライン機構上で待ち状態が生じた場
合はレジスタ直接モードであるＰＯＰ命令あるいは即値
オペランド命令の実行時に要する処理ステップ数が減少
し、これらの命令の処理に対する実行ステージの占有時
間が削減され、データ処理装置の処理速度の向上が可能
になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の構成を示すブロック
図、第２図は本発明のデータ処理装置のパイプライン機
能の構成を示すブロック図、第３図は本発明のデータ処
理装置の更に詳しい構成を示すブロック図、第４図は本
発明のデータ処理装置のデコード（Ｄ）ステージの構成
を示すブロック図、第５図は本発明のデータ処理装置の
オペランドアドレス計算（Ａ）ステージで命令デコード
部に含まれる部分の構成を示すブロック図、第６図は第
５図におけるレジスタ番号生成部の構成を示す回路図、
第７図は第５図におけるサイズ生成部の構成を示す回路
図、第８図は第５図における第２デコーダの出力である
Ｒコード・Ｆコード有効信号。 おけるＰＯＰ命令の処理シーケンスを示すフローチャー
ト、第１０図＋ａ）、　（ｂｌ、　（Ｃ１，＋ｄ＋は、
ｐｏｐ命令のＤステージ以降のステージにおけるステッ
プコードの処理の流れを示す模式図、第１１図はパイプ
ライン機構上におけるレジスタ直接モードである［−Ｆ
ＯＲＭＡＴの処理シーケンスを示すフローチャート、第
１２図は本発明のデータ処理装置の命令フォーマットの
代表的な形式を示す模式図、第１３図はメモリーレジス
タ間演算命令の短縮形フォーマットを示す模式図、第１
４図はレジスターレジスタ間演算命令の短縮形フォーマ
ットを示す模式図、第１５図はリテラル−メモリ間演算
命令の短縮形フォーマントを示す模式図、第１６図は即
値−メモリ間演算命令の短縮形フォーマントを示す模式
図、第１７図は１オペランド命令の一般形フオーマット
を示す模式図、第１８図は２オペランド命令の第１オペ
ランドがメモリ読み出しを必要とする命令の一般形フオ
ーマットを示す模式図、第１９図は２オペランド命令の
第１オペランドが８ビツト即値の命令である一般形フオ
ーマントを示す模式図、第２０図は２オペランド命令の
第１オペランドがアドレス計算のみの命令である一般形
フオーマントを示す模式図、第２１図はショートブラン
チの命令フォーマントを示す模式図、第２２図はアドレ
シフシングモード指定部がレジスタ直接モードであるフ
ォーマットを示す模式図、第２３図はアドレシソシング
モード指定部がレジスタ間接モードであるフォーマント
を示す模式図、第２４図はアドレシソシングモード指定
部がレジスタ相対間接モードであるフォーマットを示す
模式図、第２５図はアドレシソシングモード指定部が即
値モードであるフォーマットを示す模式図、第２６図は
アドレッシングモード指定部が絶対モードであるフォー
マントを示す模式図、第２７図はアドレシフシングモー
ド指定部がＰＣ相対間接モードであるフォーマットを示
す模式図、第２８図はアドレシンシングモード指定部が
スタックホップモードであるフォーマントを示す模式図
、第２９図はアドレッシングモード指定部がスタックブ
ツシュモードであるフォーマットを示す模式図、第３０
図はレジスタペース多段間接モードのフォーマットを示
す模式図、第３１図はｐｃヘベー多段間接モードのフォ
ーマットを示す模式図、第３２図は絶対ベース多段間接
モードのフォーマットを示す模式図、第３３図は１段の
多段ｒａ７接モードのフォー７ノト中のディスプレース
メント値の加算、インデックス値のスケーリングと加算
、メモリの間接参照の指定フィールドを示す模式図、第
３４図は多段間接モードがｍＶｔか否かのバリエーショ
ンを示す模式図、第３５図はディスプレースメント値の
サイズのバリエーションを示す模式図、第３６［１は本
発明のデータ処理装置の基本的命令フォーマットを示す
模式図、第３７図ｆａｔ　、　（ｂｌはｐｏｐ命令の命
令フォーマットを示す模式図、第３８図はレジスタ直接
モードの■−フォーマントのＡｆｌＤ命令の命令フォ−
マットを示す模式図、第３９図は従来のデータ処理装置
におけるパイプライン機構の構成を示すブロック図であ
る。 ２０１・・・命令フェッチステージ　２０２・・・メモ
リデコードステージ　２０３・・・オペランドアドレス
計算ステージ　２０４・・・オペランドフェッチステー
ジ２０５・・・実行ステージ　２１１・・・命令コード
　２１２・・・Ｄコード　２１３・・・Ａコード　３０
３・・・第１デコーダ３０４・・・第２デコーダ なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、命令をデコードする第１のステージと前記第１のス
   テージに引き続いて処理を行う第２のステージと前記第
   ２のステージに引き続いて処理を行う第３のステージを
   含む複数のステージとにより命令をパイプライン処理す
   る機構を備え、第１のオペランドを任意に指定可能な第
   ２のオペランドに格納する命令を有するデータ処理装置
   において、 前記第１のステージに前記命令が入力された場合にこれ
   をデコードして、前記第２のオペランドを処理するため
   の情報を含む第１の単位処理コードと、前記第１のオペ
   ランドを処理するための情報を含む第２の単位処理コー
   ドとを生成し、前記第２のステージへ出力する第１のデ
   コード手段と、 前記第２のオペランドが特定のレジスタである場合に、
   前記第２のステージに入力された前記第１及び第２の単
   位処理コードを処理して１つの単位処理コードを生成し
   、前記第３のステージへ出力する第２のデコード手段と を備えたことを特徴とするデータ処理装置。