JPH03212735A - マイクロプロセッサの命令処理方式 - Google Patents
マイクロプロセッサの命令処理方式Info
- Publication number
- JPH03212735A JPH03212735A JP938890A JP938890A JPH03212735A JP H03212735 A JPH03212735 A JP H03212735A JP 938890 A JP938890 A JP 938890A JP 938890 A JP938890 A JP 938890A JP H03212735 A JPH03212735 A JP H03212735A
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- Japan
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- instruction
- stage
- microprocessor
- operand
- fetch
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はマイクロプロセッサの命令処理方式に係わり
、特にその処理能力の向上に関するものである。
、特にその処理能力の向上に関するものである。
［従来の技術］
第４図は、例えは電子情報通信学会技術報告ＩＣＵ３８
−１０６に記載された従来のマイクロプロセッサのパイ
プライン処理機構を示すブロック図である。図において
、７は従来の命令フェッチステージ（以下ＩＦステージ
と略記）であり、２は命令デコードステージ（以下Ｄス
テージと略記）、８はデコードされた命令コード中で指
定されたオペランドの実効アドレスの計算を行う従来の
オペランドアドレス計算ステージ（以下Ａステージと略
記）、４はメモリよりオペランドをフェッチするオペラ
ンドフェッチステージ（以下Ｆステージと略記）、５は
オペランドに対して命令コード中で指定された演算を実
行する命令実行ステージ（以下Ｅステージと略記）であ
る。
−１０６に記載された従来のマイクロプロセッサのパイ
プライン処理機構を示すブロック図である。図において
、７は従来の命令フェッチステージ（以下ＩＦステージ
と略記）であり、２は命令デコードステージ（以下Ｄス
テージと略記）、８はデコードされた命令コード中で指
定されたオペランドの実効アドレスの計算を行う従来の
オペランドアドレス計算ステージ（以下Ａステージと略
記）、４はメモリよりオペランドをフェッチするオペラ
ンドフェッチステージ（以下Ｆステージと略記）、５は
オペランドに対して命令コード中で指定された演算を実
行する命令実行ステージ（以下Ｅステージと略記）であ
る。
次に動作について説明する。
ＩＦステージ７はメモリから命令をフェッチしてＤステ
ージ２に出力する。Ｄステージ２はＩＦステージ７から
入力された命令コードをデコードして、そのデコード結
果をＡステージ８に出力する。Ａステージ８は命令コー
ド中で指定されたオペランドの実効アドレスの計算を行
い、必要ならばアドレス間接参照を行い、計算したオペ
ランドアドレスをＦステージ４に出力する。Ｆステージ
４はＡステージ８から入力されたオペランドアドレスを
用いてメモリよりオペランドをフェッチする。フェッチ
したオペランドはＥステージ５に出力される。Ｅステー
ジ５はＦステージ４から入力されたオペランドに対して
命令コード中で指定された演算を実行する。さらに必要
であれば、その演算結果を図には明記していない外部メ
モリにストアする。
ージ２に出力する。Ｄステージ２はＩＦステージ７から
入力された命令コードをデコードして、そのデコード結
果をＡステージ８に出力する。Ａステージ８は命令コー
ド中で指定されたオペランドの実効アドレスの計算を行
い、必要ならばアドレス間接参照を行い、計算したオペ
ランドアドレスをＦステージ４に出力する。Ｆステージ
４はＡステージ８から入力されたオペランドアドレスを
用いてメモリよりオペランドをフェッチする。フェッチ
したオペランドはＥステージ５に出力される。Ｅステー
ジ５はＦステージ４から入力されたオペランドに対して
命令コード中で指定された演算を実行する。さらに必要
であれば、その演算結果を図には明記していない外部メ
モリにストアする。
続いて、第５図を用いて命令かパイプライン上で処理さ
れる様子を説明する。ＩＦステージ７では、命令フェッ
チアドレスを出力して最小２クロックで命令フェッチを
行う。命令フェッチ後直ちにデコードされ、以降のパイ
プライン処理を通じて命令に指定された演算を行う。Ｄ
ステージ２では命令の最小単位毎に２クロツクで命令デ
コードを終了し、Ａステージ８に命令情報を送る。Ａス
テージ８でも最小２クロックの処理でＦステージ４に命
令情報を送り、Ｆステージ４でも最小２クロックの処理
でＥステージ５に命令を伝える。
れる様子を説明する。ＩＦステージ７では、命令フェッ
チアドレスを出力して最小２クロックで命令フェッチを
行う。命令フェッチ後直ちにデコードされ、以降のパイ
プライン処理を通じて命令に指定された演算を行う。Ｄ
ステージ２では命令の最小単位毎に２クロツクで命令デ
コードを終了し、Ａステージ８に命令情報を送る。Ａス
テージ８でも最小２クロックの処理でＦステージ４に命
令情報を送り、Ｆステージ４でも最小２クロックの処理
でＥステージ５に命令を伝える。
最後にＥステージ５で最小２クロック、複雑な命令の場
合さらに多くの時間をかけて演算を実行する。このよう
に１命令の実行は最小でも１０クロツクの時間が必要で
ある。
合さらに多くの時間をかけて演算を実行する。このよう
に１命令の実行は最小でも１０クロツクの時間が必要で
ある。
通常、ＩＦステージ７には命令キャッシュがあり、キャ
ッシュに登録されているアドレスに対して命令フェッチ
をした場合、外部メモリへの２クロツクアクセスに代え
て１クロツクで命令のフェッチを終了する。命令キャッ
シュの効果により命令フェッチが１クロツクで終わるた
め、見かけ上の処理能力は向上する。
ッシュに登録されているアドレスに対して命令フェッチ
をした場合、外部メモリへの２クロツクアクセスに代え
て１クロツクで命令のフェッチを終了する。命令キャッ
シュの効果により命令フェッチが１クロツクで終わるた
め、見かけ上の処理能力は向上する。
［発明が解決しようとする課題］
従来のマイクロプロセッサは上記のように構成され、動
作するため、命令キャッシュに登録されている命令を処
理するために最低でも命令フェッチに１クロツク、命令
デコードに２クロツク必要とする。しかし、さらに高速
化の要求がある。
作するため、命令キャッシュに登録されている命令を処
理するために最低でも命令フェッチに１クロツク、命令
デコードに２クロツク必要とする。しかし、さらに高速
化の要求がある。
この発明は上記のような課題を解決するためになされた
もので、マイクロプロセッサの処理能力を向上させるこ
とを目的とする。
もので、マイクロプロセッサの処理能力を向上させるこ
とを目的とする。
［課題を解決するための手段］
この発明に係るマイクロプロセッサの命令処理方式は、
命令のデコード結果とその命令のフェッチ先アドレスを
対応付けて記憶する記憶手段を設け、命令フェッチ時に
フェッチ先アドレスを用いて上記記憶手段を参照し、ア
ドレスが一致した場合は当該記憶手段に記憶されたデコ
ード結果を用いて以降の処理を実行するようにしたもの
である。
命令のデコード結果とその命令のフェッチ先アドレスを
対応付けて記憶する記憶手段を設け、命令フェッチ時に
フェッチ先アドレスを用いて上記記憶手段を参照し、ア
ドレスが一致した場合は当該記憶手段に記憶されたデコ
ード結果を用いて以降の処理を実行するようにしたもの
である。
［作用コ
この発明においては、命令フェッチ先アドレスがデコー
ド結果をキャッシングしている記憶手段に登録されてい
れば、最低でも命令フェッチ、デコード処理で３クロツ
ク必要とするところを１クロツクで終Ｙすることができ
、処理の高速化が図れる。
ド結果をキャッシングしている記憶手段に登録されてい
れば、最低でも命令フェッチ、デコード処理で３クロツ
ク必要とするところを１クロツクで終Ｙすることができ
、処理の高速化が図れる。
［実施例］
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例におけるマイクロプロセッ
サのパイプライン処理機構を示すブロック図である。図
において、１は命令をフェッチすると同時に後述するデ
コードキャッシュメモリをアクセス（参照）するＩＦス
テージであり、２は命令をデコードするＤステージ、３
は通常はＤステージ２の出力を、デコードキャッシュが
ヒツトした時はデコードキャッシュメモリの出力を使用
して、デコードされた命令コード中で指定されたオペラ
ンドの実効アドレスの計算を行うＡステージ、４はメモ
リよりオペランドをフェッチするＦステージ、５はオペ
ランドに対して命令コード中で指定された演算を実行す
るＥステージである。
サのパイプライン処理機構を示すブロック図である。図
において、１は命令をフェッチすると同時に後述するデ
コードキャッシュメモリをアクセス（参照）するＩＦス
テージであり、２は命令をデコードするＤステージ、３
は通常はＤステージ２の出力を、デコードキャッシュが
ヒツトした時はデコードキャッシュメモリの出力を使用
して、デコードされた命令コード中で指定されたオペラ
ンドの実効アドレスの計算を行うＡステージ、４はメモ
リよりオペランドをフェッチするＦステージ、５はオペ
ランドに対して命令コード中で指定された演算を実行す
るＥステージである。
さらに６は命令のデコード結果とその命令が格納されて
いる先頭アドレス（フェッチ先アドレス）を対応付けて
記憶するデコードキャッシュメモリ（記憶手段）である
。
いる先頭アドレス（フェッチ先アドレス）を対応付けて
記憶するデコードキャッシュメモリ（記憶手段）である
。
次に動作について説明する。
ＩＦステージ１はメモリから命令をフェッチしてＤステ
ージ２に出力する。Ｄステージ２は■Ｆステージ１から
人力された命令コードをデコートして、そのデコード結
果をＡステージ３に出力する。これと同時に、デコード
キャッシュメモリ６にデコードした命令の格納されてい
る先頭アドレスとデコード結果が登録される。Ａステー
ジ３は命令コード中で指定されたオペランドの実効アド
レスの計算を行い、必要ならばアドレス間接参照を行い
、計算したオペランドアドレスをＦステージ４に出力す
る。Ｆステージ４はＡステージ３から入力されたオペラ
ンドアドレスを用いてメモリよりオペランドをフェッチ
する。フェッチしたオペランドはＥステージ５に出力さ
れる。Ｅステージ５はＦステージ４から入力されたオペ
ランドに対して命令コード中で指定された演算を実行す
る。さらに必要であれば、その演算結果をメモリにスト
アする。デコードキャッシュメモリ６にはデコード結果
とその命令の先頭アドレス値が登録される。
ージ２に出力する。Ｄステージ２は■Ｆステージ１から
人力された命令コードをデコートして、そのデコード結
果をＡステージ３に出力する。これと同時に、デコード
キャッシュメモリ６にデコードした命令の格納されてい
る先頭アドレスとデコード結果が登録される。Ａステー
ジ３は命令コード中で指定されたオペランドの実効アド
レスの計算を行い、必要ならばアドレス間接参照を行い
、計算したオペランドアドレスをＦステージ４に出力す
る。Ｆステージ４はＡステージ３から入力されたオペラ
ンドアドレスを用いてメモリよりオペランドをフェッチ
する。フェッチしたオペランドはＥステージ５に出力さ
れる。Ｅステージ５はＦステージ４から入力されたオペ
ランドに対して命令コード中で指定された演算を実行す
る。さらに必要であれば、その演算結果をメモリにスト
アする。デコードキャッシュメモリ６にはデコード結果
とその命令の先頭アドレス値が登録される。
続いて、第２図、第３図を用いて命令がパイプライン処
理で処理される様子を説明する。ＩＦステージ１では命
令フェッチ先アＩ’レスを出力して通常は最小２クロッ
クで命令フェッチを行う。
理で処理される様子を説明する。ＩＦステージ１では命
令フェッチ先アＩ’レスを出力して通常は最小２クロッ
クで命令フェッチを行う。
このときデコードキャッシュメモリ６も同時に参照され
、デコードキャッシュメモリ６に登録されている命令が
フェッチ対象であったならば命令フェッチ及び直後の命
令デコードの代わりに、第２図に示すように１クロツク
でデコード結果がデコードキャッシュメモリ６よりＡス
テージ３に送られ、パイプライン処理を通じて命令に指
定された演算を行う。デコードキャッシュメモリ６に登
録された内容と命令フェッチを行ったアドレスが異なる
場合は、第３図に示すようにＩＦステージ１での命令フ
ェッチ後、Ｄステージ２で命令の最小単位毎に２クロツ
クで命令デコードを終了し、Ａステージ３に命令情報を
送る。Ａステージ３でも最小２クロックの処理でＦステ
ージ４に命令情報を送り、Ｆステージ４でも最小２クロ
ックの処理でＥステージ５に命令を伝える。最後にＥス
テージ５で最小２クロック、複雑な命令の場合さらに多
くの時間をかけて演算を実行する。デコートキャッシュ
がミスした場合、第３図に示すように１命令の実行は最
小でも１０クロツクの時間が必要であるが、デコードキ
ャッシュがヒツトした場合、第２図に示すように１命令
の実行に必要なりロック数は最小で７クロツクとなる。
、デコードキャッシュメモリ６に登録されている命令が
フェッチ対象であったならば命令フェッチ及び直後の命
令デコードの代わりに、第２図に示すように１クロツク
でデコード結果がデコードキャッシュメモリ６よりＡス
テージ３に送られ、パイプライン処理を通じて命令に指
定された演算を行う。デコードキャッシュメモリ６に登
録された内容と命令フェッチを行ったアドレスが異なる
場合は、第３図に示すようにＩＦステージ１での命令フ
ェッチ後、Ｄステージ２で命令の最小単位毎に２クロツ
クで命令デコードを終了し、Ａステージ３に命令情報を
送る。Ａステージ３でも最小２クロックの処理でＦステ
ージ４に命令情報を送り、Ｆステージ４でも最小２クロ
ックの処理でＥステージ５に命令を伝える。最後にＥス
テージ５で最小２クロック、複雑な命令の場合さらに多
くの時間をかけて演算を実行する。デコートキャッシュ
がミスした場合、第３図に示すように１命令の実行は最
小でも１０クロツクの時間が必要であるが、デコードキ
ャッシュがヒツトした場合、第２図に示すように１命令
の実行に必要なりロック数は最小で７クロツクとなる。
これは、命令のフェッチ、デコードをデコードキャッシ
ュ参照という形で１クロツクで処理してしまい、Ａステ
ージ３．Ｆステージ４．Ｅステージ５それぞれの処理に
２クロツクずつ必要なためである。
ュ参照という形で１クロツクで処理してしまい、Ａステ
ージ３．Ｆステージ４．Ｅステージ５それぞれの処理に
２クロツクずつ必要なためである。
デコードキャッシュメモリ６はその性質上あまり大きな
容量は期待できない。そのようなとき限られたデコード
キャッシュメモリ６の効果が最大限発揮されるように、
ジャンプやブランチ命令などパイプラインの規則的な動
きを乱すような動作が起こったときに有効となるように
ジャンプやブランチ命令実行直後の命令フェッチだけを
登録するようにする。ジャンプやブランチ命令実行直後
の命令フェッチは必ず命令の先頭アドレスをフェッチす
るため、命令の先頭アドレスが登録されでいるデコード
キャッシュの性質とも良くマツチする。
容量は期待できない。そのようなとき限られたデコード
キャッシュメモリ６の効果が最大限発揮されるように、
ジャンプやブランチ命令などパイプラインの規則的な動
きを乱すような動作が起こったときに有効となるように
ジャンプやブランチ命令実行直後の命令フェッチだけを
登録するようにする。ジャンプやブランチ命令実行直後
の命令フェッチは必ず命令の先頭アドレスをフェッチす
るため、命令の先頭アドレスが登録されでいるデコード
キャッシュの性質とも良くマツチする。
なお、上記実施例では、パイプライン処理機構を有する
マイクロプロセッサに本願を適用したものについて示し
たが、パイプライン処理機構を有さないマイクロプロセ
ッサに適用してもその効果が期待できる。
マイクロプロセッサに本願を適用したものについて示し
たが、パイプライン処理機構を有さないマイクロプロセ
ッサに適用してもその効果が期待できる。
［発明の効果］
以上説明したように、この発明によれば、命令デコード
結果をキャッシングするようにしたことにより、マイク
ロプロセッサの処理の高速化を実現することができる。
結果をキャッシングするようにしたことにより、マイク
ロプロセッサの処理の高速化を実現することができる。
第１図は本発明の一実施例のマイクロプロセッサの内部
パイプラインを示すブロック図、第２図は本発明のマイ
クロプロセッサにおいてデコードキャッシュがヒツトし
た場合の命令処理の概念図、第３図は本発明のマイクロ
プロセッサにおいてデコードキャッシュがミスした場合
の命令処理の概念図、第４図は従来のマイクロプロセッ
サの内部パイプラインを示すブロック図、第５図は従来
のマイクロプロセッサにおける命令処理の概念図である
。 １は命令フェッチ（Ｔ Ｆ）ステージ、２は命令デコー
ド（Ｄ）ステージ、３はオペランドアドレス計算（Ａ）
ステージ、４はオペランドフェッチ（Ｆ）ステージ、５
は命令実行（Ｅ）ステージ、６はデコードキャッシュメ
モリ（記憶手段）。 なお、図中、同一符号は同一、又は相当部分を示す。
パイプラインを示すブロック図、第２図は本発明のマイ
クロプロセッサにおいてデコードキャッシュがヒツトし
た場合の命令処理の概念図、第３図は本発明のマイクロ
プロセッサにおいてデコードキャッシュがミスした場合
の命令処理の概念図、第４図は従来のマイクロプロセッ
サの内部パイプラインを示すブロック図、第５図は従来
のマイクロプロセッサにおける命令処理の概念図である
。 １は命令フェッチ（Ｔ Ｆ）ステージ、２は命令デコー
ド（Ｄ）ステージ、３はオペランドアドレス計算（Ａ）
ステージ、４はオペランドフェッチ（Ｆ）ステージ、５
は命令実行（Ｅ）ステージ、６はデコードキャッシュメ
モリ（記憶手段）。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 メモリよりフェッチした命令をデコードし、このデコー
ド結果に基づき命令に指定された処理を実行するマイク
ロプロセッサにおいて、 命令のデコード結果とその命令のフェッチ先アドレスを
対応付けて記憶する記憶手段を設け、命令フェッチ時に
フェッチ先アドレスを用いて上記記憶手段を参照し、ア
ドレスが一致した場合は当該記憶手段に記憶されたデコ
ード結果を用いて以降の処理を実行することを特徴とす
るマイクロプロセッサの命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP938890A JPH03212735A (ja) | 1990-01-17 | 1990-01-17 | マイクロプロセッサの命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP938890A JPH03212735A (ja) | 1990-01-17 | 1990-01-17 | マイクロプロセッサの命令処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03212735A true JPH03212735A (ja) | 1991-09-18 |
Family
ID=11719063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP938890A Pending JPH03212735A (ja) | 1990-01-17 | 1990-01-17 | マイクロプロセッサの命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03212735A (ja) |
-
1990
- 1990-01-17 JP JP938890A patent/JPH03212735A/ja active Pending
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