JPH03212894A

JPH03212894A - integrated circuit device

Info

Publication number: JPH03212894A
Application number: JP2007440A
Authority: JP
Inventors: Yoshiaki Kasuga; 義昭春日
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-01-17
Filing date: 1990-01-17
Publication date: 1991-09-18

Abstract

PURPOSE:To shorten processing time by providing a circuit which selects all the addresses of a built-in RAM simultaneously and writes uniform specific pattern data on the memory cell part of the RAM. CONSTITUTION:When a uniform data write signal B goes to a high level, the output E of an OR gate 9 goes to the high level, and all the address signals G outputted from OR gates 5a-5d after address decoding go to the high levels, and all the memory cells 6a-6p are set at loadable states. Simultaneously, a selector 3 is switched so as to select the output of a data register 4 from a data bus J. At such a case, a D flip-flop 12 is inverted at the leading edge timing of the next clock input A, and the output of the flip-flop goes to the high level, and the output F of an AND gate 10 goes to the high level, then, tri-state buffers 7a-7h are turned on, and the data set at the data register 4 is written on all memory cells 6a-6p. In such a way, uniform data can be written on all the memory cells by one time of operation, which shortens the processing time.

Description

【発明の詳細な説明】産業上の利用分野本発明はＲＡＭを内蔵する集積回路装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION FIELD OF INDUSTRIAL APPLICATION The present invention relates to an integrated circuit device incorporating a RAM.

従来の技術従来、集積回路装置のＲＡＭにデータを書き込むには、
前記ＲＡＭのアドレスを１つ指定し、前記アドレスによ
り指定されたメモリセル部にデータを書き込む方法がと
られていた。Conventional technology Conventionally, in order to write data to the RAM of an integrated circuit device,
A method has been used in which one address of the RAM is designated and data is written into the memory cell portion designated by the address.

発明が解決しようとする課題前記のような構造では、全メモリセル部に一様なデータ
を書き込む場合でも、アドレスを一つずつ指定しながら
同じデータを逐次書き込まなければならず、書き込む手
続きが複雑な上、処理時間が長（なるという問題点があ
った。Problems to be Solved by the Invention In the above structure, even when writing uniform data to all memory cells, the same data must be written sequentially while specifying addresses one by one, making the writing procedure complicated. Moreover, there was a problem that the processing time was long.

課題を解決するための手段この問題点を解決するために、本発明はＲＡＭのアドレ
スを同時に全て選択する回路を備えたものである。Means for Solving the Problems In order to solve this problem, the present invention includes a circuit that simultaneously selects all addresses in the RAM.

作用上記の構成により前記ＲＡＭのアドレスを全て選択し、
−回の操作により全てのメモリセル部に同一のデータを
書き込むことが可能である。Effect Select all addresses of the RAM with the above configuration,
It is possible to write the same data to all memory cell sections by - times of operations.

実施例以下本発明の一実施例について、図面を参照しながら説
明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.

第一図は集積回路装置に内蔵されたＲＡＭおよびその周
辺回路の構成図、第２図はＲＡＭを構成する基本となる
メモリセルの回路図、第３図は全メモリセルに一様なデ
ータを書き込むためのタイムチャートである。Figure 1 is a configuration diagram of the RAM and its peripheral circuits built into an integrated circuit device, Figure 2 is a circuit diagram of the basic memory cells that make up the RAM, and Figure 3 shows how uniform data is distributed to all memory cells. This is a time chart for writing.

第１図において、１はアドレスデコーダ、２は４×４の
メモリセルアレイ、３は書き込むデータを切り換えるセ
レクタ、４は一様なデータを書き込むためのデータレジ
スタ、５ａ、５ｂ、５ｃ。In FIG. 1, 1 is an address decoder, 2 is a 4×4 memory cell array, 3 is a selector for switching data to be written, 4 is a data register for writing uniform data, and 5a, 5b, 5c.

５ｄはＯＲゲート、６ａ、６ｂ、６ｃ、６ｄ、６ｅ。5d is an OR gate, 6a, 6b, 6c, 6d, 6e.

６ｆ、６ｇ、６ｈ、６　ｉ、６ｊ、６に、６Ｑ　、６ｍ
。6f, 6g, 6h, 6 i, 6j, 6, 6Q, 6m
.

６ｎ、６ｏ、６ｐはメモリセル、７ａ、７ｂ、７ｃ。6n, 6o, and 6p are memory cells, and 7a, 7b, and 7c.

７ｄ、７ｅ、７ｆ、７ｇ、７ｈはトライステートバッフ
ァ、８ａ、８ｂ、８ｃ、８ｄはインバータ、９はＯＲゲ
ート、１０はＡＮＤゲート、１１は第１のＤ−フリップ
フロップ、１２は第２のＤ−フリップフロップである。7d, 7e, 7f, 7g, and 7h are tri-state buffers, 8a, 8b, 8c, and 8d are inverters, 9 is an OR gate, 10 is an AND gate, 11 is a first D-flip-flop, and 12 is a second D-flip-flop. -It is a flip-flop.

第２図において、１３はメモリセルを構成する第１のイ
ンバータ、１４はメモリセルを構成する第２のインバー
タ、１５は第１のトランスファーケート、１６は第２の
トランスファーゲートである。In FIG. 2, 13 is a first inverter forming a memory cell, 14 is a second inverter forming a memory cell, 15 is a first transfer gate, and 16 is a second transfer gate.

また第１図において、Ａはクロック入力、Ｂは一様デー
タ書き込み信号、Ｃは第１のＤ−フリップフロップ１１
の出力、Ｄは第２のＤ−フリップフロップ１２の出力、
ＥはＯＲゲート９の出力、ＦはＡＮＤゲート１０の出力
、ＧはＯＲゲート５ａ。In FIG. 1, A is a clock input, B is a uniform data write signal, and C is a first D-flip-flop 11.
, D is the output of the second D-flip-flop 12,
E is the output of OR gate 9, F is the output of AND gate 10, and G is OR gate 5a.

５ｂ、５ｃ、５ｄから出力されるアドレス信号、Ｈはセ
レクタ３から出力される書き込みデータ信号である。第
１図に示す信号Ａ、　−Ｈを用いて全てのメモリセル６
ａ〜６ｐに一様なデータを書き込むためのタイミングは
第３図に示す通りである。Address signals 5b, 5c, and 5d are output, and H is a write data signal output from the selector 3. All memory cells 6 are connected using signals A and -H shown in FIG.
The timing for writing uniform data to a to 6p is as shown in FIG.

さらに第１図におけるＩはアドレス入力、Ｊはデータバ
ス入力、Ｋは書き込み用データ線である。Furthermore, I in FIG. 1 is an address input, J is a data bus input, and K is a write data line.

以上のような構成において、全メモリセル６ａ〜６ｐに
一様データを書き込むための動作を説明する。In the above configuration, an operation for writing uniform data to all memory cells 6a to 6p will be described.

第１図において、一様データ書き込み信号Ｂがハイレベ
ルになると、ＯＲゲート９の出力Ｅがハイレベルとなり
、アドレスデコード後のＯＲゲート５ａ〜５ｄから出力
されるアドレス信号Ｇが全てハイレベルとなる。その結
果、全メモリセル６ａ〜６ｐが書き込み可能状態となる
。全メモリセル６ａ〜６ｐが一斉に書き込み可能状態と
なるのは、第２図の第１．第２のトランスファーゲー）
１５．１６がＯＮするからである。この時、同時に第１
図のセレクタ３はデータバスＪからデータレジスタ４の
出力を選択するように切り換えられる。In FIG. 1, when the uniform data write signal B becomes high level, the output E of OR gate 9 becomes high level, and the address signals G output from OR gates 5a to 5d after address decoding all become high level. . As a result, all memory cells 6a to 6p become writable. All the memory cells 6a to 6p are enabled for writing at the same time in the case 1. in FIG. 2nd transfer game)
This is because 15 and 16 are turned ON. At this time, the first
The selector 3 in the figure is switched to select the output of the data register 4 from the data bus J.

そこで、その次のクロック入力Ａの立上がりタイミング
で第２のＤ−フリップ７０ツブ１２が反転してその出力
がハイレベルとなり、ＡＮＤゲート１０の出力Ｆがハイ
レベルとなり、トライステートバッファ７ａ、７ｂ、７
ｃ、７ｄ、７ｅ、７ｆ。Therefore, at the next rising timing of the clock input A, the second D-flip 70 knob 12 is inverted and its output becomes high level, and the output F of the AND gate 10 becomes high level, and the tristate buffers 7a, 7b, 7
c, 7d, 7e, 7f.

７ｇ、７ｈがＯＮＬ、書き込み用データ線Ｋを通じてデ
ータレジスタ４に設定されているデータが全メモリセル
６ａ〜６ｐに書き込まれる。この後、一様データ書き込
み信号Ｂをロウレベルにすることにより、一様データ書
き込み処理が終了する。7g and 7h are ONL, and the data set in the data register 4 is written into all memory cells 6a to 6p through the write data line K. Thereafter, the uniform data write signal B is set to low level, thereby completing the uniform data write process.

発明の効果以上、説明してきたように、本発明の集積回路装置は、
−回の書き込み操作により、全メモリセルに一様なデー
タを書き込むことが可能となり、複雑な処理が必要でな
く、短時間に処理することができる。Effects of the Invention As explained above, the integrated circuit device of the present invention has the following effects:
- times of write operations make it possible to write uniform data to all memory cells, which eliminates the need for complicated processing and allows processing to be performed in a short time.

[Brief explanation of drawings]

第１図は本発明の一実施例における集積回路装置のＲ、
Ａ　Ｍおよびその周辺回路の回路構成図、第２図は第１
図のＲＡＭを構成する基本となるメモリセルの回路図、
第３図は全メモリセルに一様なデータを書き込むための
タイムチャートを示す図である。１・・・・・・アドレスデコーダ、２・・・・・・４×
４のメモリセルアレイ、３・・・・・・セレクタ、４・
・・・・・データレジスタ、５ａ、５ｂ、５ｃ、５ｄ＝
ＯＲゲート、６ａ、６ｂ、６ｃ、６ｄ、６ｅ’、６ｆ、
６ｇ、６ｈ。６　ｉ、６ｊ、６に、６ｅ　、６ｍ、６ｎ、６ｏ、６ｐ
・・・・・・メモリセル、７ａ、７ｂ、７ｃ、７ｄ、７
ｅ。７ｆ、７ｇ、７ｈ、・・・・・・トライステートバッフ
ァ、８　ａ　、　　８　ｂ　、　　８　ｃ　、　　８　
ｄ　、　−−インバータ、９・・・・・・ＯＲゲート、
１０・・・・・・ＡＮＤゲート、１１・・・・・・第一
のＤ−フリップフロップ、１２・・・・・・第２のＤ〜
フリップフロップ、１３・・・・・・メモリセルを構成
する第１のインバータ、１４・・・・・・メモリセルを
構成する第２のインバータ、１５・・・・・・第１のト
ランスファーゲート、１６・・・・・・第２のトランス
ファーゲート、Ａ・・・・・・クロック入力、Ｂ・・・
・・・一様データ書き込み信号、Ｃ・・・・・・第１の
Ｄ−フリップフロップの出力、Ｄ・・・・・・第２のＤ
−フリップフロップの出力、Ｅ・・・・・・９のＯＲゲ
ート出力、Ｆ・・・・・・１０のＡＮＤゲートの出力、
Ｇ・・・・・・５ａ、５ｂ、５Ｃ２５ｄのＯＲゲート出
力、Ｈ・・・・・・書き込みデータ出力、■・・・・・
・アドレス入力、Ｊ・・・・・・データバス入力、Ｋ・
・・・・・書き込み用データ線。FIG. 1 shows R of an integrated circuit device in an embodiment of the present invention.
A circuit configuration diagram of AM and its peripheral circuits, Figure 2 is the same as Figure 1.
A circuit diagram of the basic memory cells configuring the RAM shown in the figure,
FIG. 3 is a diagram showing a time chart for writing uniform data to all memory cells. 1...Address decoder, 2...4×
4 memory cell array, 3...selector, 4.
...Data register, 5a, 5b, 5c, 5d=
OR gate, 6a, 6b, 6c, 6d, 6e', 6f,
6g, 6h. 6 i, 6j, 6, 6e, 6m, 6n, 6o, 6p
...Memory cell, 7a, 7b, 7c, 7d, 7
e. 7f, 7g, 7h, ... tri-state buffer, 8 a, 8 b, 8 c, 8
d, --inverter, 9...OR gate,
10...AND gate, 11...First D-flip-flop, 12...Second D~
Flip-flop, 13... First inverter forming a memory cell, 14... Second inverter forming a memory cell, 15... First transfer gate, 16...Second transfer gate, A...Clock input, B...
. . . Uniform data write signal, C . . . Output of first D-flip-flop, D . . . Second D
-Flip-flop output, E...9 OR gate output, F...10 AND gate output,
G...OR gate output of 5a, 5b, 5C25d, H...Write data output, ■...
・Address input, J... Data bus input, K.
...Writing data line.

Claims

[Claims]

Select all the addresses of the built-in RAM at the same time, and
An integrated circuit device having a circuit for writing uniform specific pattern data into an AM memory cell section.