JPH03212894A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＲＡＭを内蔵する集積回路装置に関するもので
ある。

従来の技術 従来、集積回路装置のＲＡＭにデータを書き込むには、
前記ＲＡＭのアドレスを１つ指定し、前記アドレスによ
り指定されたメモリセル部にデータを書き込む方法がと
られていた。

発明が解決しようとする課題 前記のような構造では、全メモリセル部に一様なデータ
を書き込む場合でも、アドレスを一つずつ指定しながら
同じデータを逐次書き込まなければならず、書き込む手
続きが複雑な上、処理時間が長（なるという問題点があ
った。

課題を解決するための手段 この問題点を解決するために、本発明はＲＡＭのアドレ
スを同時に全て選択する回路を備えたものである。

作用 上記の構成により前記ＲＡＭのアドレスを全て選択し、
−回の操作により全てのメモリセル部に同一のデータを
書き込むことが可能である。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第一図は集積回路装置に内蔵されたＲＡＭおよびその周
辺回路の構成図、第２図はＲＡＭを構成する基本となる
メモリセルの回路図、第３図は全メモリセルに一様なデ
ータを書き込むためのタイムチャートである。

第１図において、１はアドレスデコーダ、２は４×４の
メモリセルアレイ、３は書き込むデータを切り換えるセ
レクタ、４は一様なデータを書き込むためのデータレジ
スタ、５ａ、５ｂ、５ｃ。

５ｄはＯＲゲート、６ａ、６ｂ、６ｃ、６ｄ、６ｅ。

６ｆ、６ｇ、６ｈ、６　ｉ、６ｊ、６に、６Ｑ　、６ｍ
。

６ｎ、６ｏ、６ｐはメモリセル、７ａ、７ｂ、７ｃ。

７ｄ、７ｅ、７ｆ、７ｇ、７ｈはトライステートバッフ
ァ、８ａ、８ｂ、８ｃ、８ｄはインバータ、９はＯＲゲ
ート、１０はＡＮＤゲート、１１は第１のＤ−フリップ
フロップ、１２は第２のＤ−フリップフロップである。

第２図において、１３はメモリセルを構成する第１のイ
ンバータ、１４はメモリセルを構成する第２のインバー
タ、１５は第１のトランスファーケート、１６は第２の
トランスファーゲートである。

また第１図において、Ａはクロック入力、Ｂは一様デー
タ書き込み信号、Ｃは第１のＤ−フリップフロップ１１
の出力、Ｄは第２のＤ−フリップフロップ１２の出力、
ＥはＯＲゲート９の出力、ＦはＡＮＤゲート１０の出力
、ＧはＯＲゲート５ａ。

５ｂ、５ｃ、５ｄから出力されるアドレス信号、Ｈはセ
レクタ３から出力される書き込みデータ信号である。第
１図に示す信号Ａ、　−Ｈを用いて全てのメモリセル６
ａ〜６ｐに一様なデータを書き込むためのタイミングは
第３図に示す通りである。

さらに第１図におけるＩはアドレス入力、Ｊはデータバ
ス入力、Ｋは書き込み用データ線である。

以上のような構成において、全メモリセル６ａ〜６ｐに
一様データを書き込むための動作を説明する。

第１図において、一様データ書き込み信号Ｂがハイレベ
ルになると、ＯＲゲート９の出力Ｅがハイレベルとなり
、アドレスデコード後のＯＲゲート５ａ〜５ｄから出力
されるアドレス信号Ｇが全てハイレベルとなる。その結
果、全メモリセル６ａ〜６ｐが書き込み可能状態となる
。全メモリセル６ａ〜６ｐが一斉に書き込み可能状態と
なるのは、第２図の第１．第２のトランスファーゲー）
１５．１６がＯＮするからである。この時、同時に第１
図のセレクタ３はデータバスＪからデータレジスタ４の
出力を選択するように切り換えられる。

そこで、その次のクロック入力Ａの立上がりタイミング
で第２のＤ−フリップ７０ツブ１２が反転してその出力
がハイレベルとなり、ＡＮＤゲート１０の出力Ｆがハイ
レベルとなり、トライステートバッファ７ａ、７ｂ、７
ｃ、７ｄ、７ｅ、７ｆ。

７ｇ、７ｈがＯＮＬ、書き込み用データ線Ｋを通じてデ
ータレジスタ４に設定されているデータが全メモリセル
６ａ〜６ｐに書き込まれる。この後、一様データ書き込
み信号Ｂをロウレベルにすることにより、一様データ書
き込み処理が終了する。

発明の効果 以上、説明してきたように、本発明の集積回路装置は、
−回の書き込み操作により、全メモリセルに一様なデー
タを書き込むことが可能となり、複雑な処理が必要でな
く、短時間に処理することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における集積回路装置のＲ、
Ａ　Ｍおよびその周辺回路の回路構成図、第２図は第１
図のＲＡＭを構成する基本となるメモリセルの回路図、
第３図は全メモリセルに一様なデータを書き込むための
タイムチャートを示す図である。 １・・・・・・アドレスデコーダ、２・・・・・・４×
４のメモリセルアレイ、３・・・・・・セレクタ、４・
・・・・・データレジスタ、５ａ、５ｂ、５ｃ、５ｄ＝
ＯＲゲート、６ａ、６ｂ、６ｃ、６ｄ、６ｅ’、６ｆ、
６ｇ、６ｈ。 ６　ｉ、６ｊ、６に、６ｅ　、６ｍ、６ｎ、６ｏ、６ｐ
・・・・・・メモリセル、７ａ、７ｂ、７ｃ、７ｄ、７
ｅ。 ７ｆ、７ｇ、７ｈ、・・・・・・トライステートバッフ
ァ、８　ａ　、　　８　ｂ　、　　８　ｃ　、　　８　
ｄ　、　−−インバータ、９・・・・・・ＯＲゲート、
１０・・・・・・ＡＮＤゲート、１１・・・・・・第一
のＤ−フリップフロップ、１２・・・・・・第２のＤ〜
フリップフロップ、１３・・・・・・メモリセルを構成
する第１のインバータ、１４・・・・・・メモリセルを
構成する第２のインバータ、１５・・・・・・第１のト
ランスファーゲート、１６・・・・・・第２のトランス
ファーゲート、Ａ・・・・・・クロック入力、Ｂ・・・
・・・一様データ書き込み信号、Ｃ・・・・・・第１の
Ｄ−フリップフロップの出力、Ｄ・・・・・・第２のＤ
−フリップフロップの出力、Ｅ・・・・・・９のＯＲゲ
ート出力、Ｆ・・・・・・１０のＡＮＤゲートの出力、
Ｇ・・・・・・５ａ、５ｂ、５Ｃ２５ｄのＯＲゲート出
力、Ｈ・・・・・・書き込みデータ出力、■・・・・・
・アドレス入力、Ｊ・・・・・・データバス入力、Ｋ・
・・・・・書き込み用データ線。

Claims (1)

【特許請求の範囲】
1. 内蔵するＲＡＭのアドレスを同時に全て選択し、前記Ｒ
   ＡＭのメモリセル部に一様な特定パターンデータを書き
   込む回路を有する集積回路装置。