JPH03214082A - 論理回路の検査装置およびその検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 基板に搭載された複数の半導体集積回路装置の論理動作
を外部からのテストパターンにより検査する論理回路の
検査装置およびその検査方法、特に開発中のＡＳＩＣ等
の半導体集積回路装置が組み込まれる論理回路プリント
板等の基板上の周辺回路の検証等を行うためのインター
フェイス整合検証装置およびその検証方法に関し、 前記論理回路プリント板の検証等の一連の試験を精度良
く行うと共に、特にＡＳＩＣ等の動作速度が高速の場合
にケーブルによる信号の遅延時間によって試験周期が制
限されることのない論理回路の検査装置およびその検査
方法を捉供することを目的とし、 基板に搭載された複数の半導体集積回路装置の論理動作
を外部からのテストパターンにより検査する論理回路の
検査装置において、前記複数の半導体集積回路装置のう
ちの少なくとも１つの半導体集積回路装置に置換して搭
載される検査用の半導体集積回路装置を搭載し、 前記検査用の半導体集積回路装置は、前記置換前の半導
体集積回路装置のデータ入出力手段と同等のデータ入出
力手段と、前記データ入出力手段の入出力制御を行う制
御手段とを具備し、前記検査用の半導体集積回路装置が
、前記データ入出力手段を介して前記複数の半導体集積
回路装置に前記テストパターンを供給するように構成し
、さらに、前記検査用の半導体集積回路装置が前記テス
トパターンを記憶する記憶手段を具備するように構成し
、さらに、該記憶手段を含む検査用の半導体集積回路装
置を有する論理回路の検査装置を用いた論理回路の検査
方法において、前記検査手段から発生する前記テストパ
ターンを前記記憶手段に一時的に記憶し、ついで、前記
記憶手段に記憶されたテストパターンに基づいて複数の
半導体集積回路装置の論理動作を行わせ、ついで、前記
複数の半導体集積回路装置の論理動作の結果を前記記憶
手段に一時的に記憶し、ついで、前記記憶手段に記憶さ
れた論理動作の結果を前記検査手段に送出し、ついで、
前記検査手段にて、前記論理動作の結果に基づいて前記
複数の半導体集積回路装置の論理動作の解析検査を行う
ようにする。

（産業上の利用分野） 本発明は、基板に搭載された複数の半導体集積回路装置
の論理動作を外部からのテストパターンにより検査する
論理回路の検査装置およびその検査方法に関するもので
あり、さらに詳しく言えば、開発中のＡＳＩＣ（Ａｐｐ
ｌｉｃａｔｉｏｎ　５ｐｅｃｉｆｊｃ　Ｉｎｔｅｇｒａ
ｔｅｄＣｉｒｃｕｉｔ）等の半導体集積回路装置が組み
込まれる論理回路プリント板等の基板上の周辺回路（ボ
ード／システム）の検証等を行うためのいわゆるインタ
ーフェイス整合検証装置およびその検証方法について言
及するものである。

近年、ユーザの使用態様による機能要求から、一般論理
演算をする論理回路プリント板には、超ＬＳＩやマイク
ロコンピュータ等のＡＳＩＣが多く組み込まれる傾向に
ある。

そこで、開発中のＡＳｆＣが製造される前の段階におい
て、該ＡＳＩＣとその周辺回路とのインターフェイス整
合検査（ＡＳｒＣエミュレーションともよばれる）をす
ることができる上記検査装置が望まれている。

〔従来の技術〕

第１０図は、従来の論理回路の検査装置に係る構成図で
ある。

図において、論理回路の検査装置は、例えば、二点鎖線
円内図に示すような開発中の半導体集積回路装置４、例
えばＡＳＩＣが組み込まれる論理回路プリント板等の基
板３の検査を行うＡＳＩＣエミュレータ１０と、基板３
のＬＳＩソケット３ｂに接続（嵌合）されるソケットア
ダプタ２と、該ソケットアダプタ２と前記ＡＳＩＣエミ
ュレータＩＯとを接続ボッド１１とソケットアダプタ２
との間はいずれもケーブル５により接続されている。

また、破線円内図は、ソケットアダプタ２に係る斜視図
を示している。図において、ソケットアダプタ２は、ケ
ーブル５内の複数の信号線の引出部分２ａと、これらの
引出部分２ａに接続されるピンコネクター２ｂとにより
、その主要構造が形成されている。

上記検査装置では、まず初めに、開発中の八ＳＩＣが取
り外された状態の、すなわちＡＳｘｃｔｉｉｉ前の基板
３に、ＡＳＩＣエミュレータ１０、ボッド１１およびソ
ケットアダプタ２を介してテスト信号を供給する。

ついで、このテスト信号が、既に搭載されている複数の
半導体集積回路装置、例えば、開発中のＡＳＩＣの周辺
回路３ａを経由してＬＳＩソケット３ｂに被テスト信号
として現れる。この被テスト信号をソケットアダプタ２
、ボッド１１および検査手段ｌを介して取り込み、開発
中のＡＳＩＣが取り外された状態の基板３の論理動作を
検査するものである。

〔発明が解決しようとする課題〕

第１１図は、従来の問題点を説明するための等価回路図
であり、ＬＳＩソケット３ｂのある一端子に係る周辺回
路３ａとＡＳＩＣエミュレータＩＯとの間の電気回路図
を示している。ただし、この場合は、ボッド１１（第８
図）は省略することとする。

図において、ＲＩば配線抵抗であり、ＬＳＩソケット３
ｂと周辺回路３ａとの間の抵抗を示している。Ｒ＠はケ
ーブル５内の信号線の抵抗であり、ＬＳＩソケット３ｂ
とＡＳＩＣエミエレータｌＯとの間の抵抗を示している
。Ｚｏは周辺回路３ａの出力インピーダンスであり、Ｌ
ＳＩソケット３ｂに開発中の＾ＳＩＣが搭載された場合
の該ＡＳＩＣの入力インピーダンスとインピーダンスマ
ツチングがされている。ＺＩ、はＡＳＩＣエミュレータ
１０の入力インピーダンスであり、配線抵抗Ｒｅやケー
ブル５内の信号線の抵抗Ｒ１等の線路定数により定めら
れており、八ＳＩＣが組み込まれた場合のＬＳＩソケ・
ノド３ｂの入力インピーダンスとは異なる。

これによれば、ＡＳＩＣエミエレータ１０からテスト信
号を供給した後に周辺回路３ａから出力される被テスト
信号Ｓ、を、ＬＳＩソケット３ｂを介してＡＳＩＣエミ
ュレータＩＯに取り込む場合、被テスト信号Ｓ１の論理
″Ｌ”　（Ｌｏｗ）またはＨ″（旧ｇｈ）は、インピー
ダンス不整合状態、すなわち配線抵抗Ｒ１や信号線の抵
抗Ｒ３、もしくはそれらのインダクタンスの影響を受け
ながらもＡＳ４ＣエミュレータｌＯに伝達することがで
きる。

しかし、ＬＳＩソケット３ｂと周辺回路３ａとの間の配
線に起因するノイズ等が、周辺回路３ａとＡＳＩＣエミ
ュレータ１０との間の総合的なアナログ信号のノイズに
含まれることがある。すなわち、ＡＳＩＣエミュレータ
ＩＯでアナログ波形を観測すると、周辺回路３ａからＡ
ＳＩＣエミュレータｌＯに伝達される電圧波形は、出力
インピーダンスＺ０、配線抵抗ＲＩ、信号線の抵抗Ｒ，
および入力インピーダンスＺ、の影響を受けて歪むこと
がある。これにより周辺回路３ａとＬＳＩソケット３ｂ
との間の配線等に起因したノイズによる論理振幅の不足
であるか、またはＬＳＩソケット３ｂと＾ＳＩＣエミュ
レータＩＯとの間のケーブル５内の信号線に起因したノ
イズによる論理振幅の不足であるかを区別することがで
きない。

したがって、周辺回路３ａとＬｉソケット３ｂとの間の
アナログ信号の伝達が不完全な状態に開発・製造された
ＡＳＩＣが取りつけられた場合、該ＡＳＩＣは正常であ
るのに、ＡＳＩＣの動作不良と判断されることがある、
このため、論理回路プリント板等の基板３上の周辺回路
３ａの検証等が精度良く行われないという問題が発生す
る。この結果、正常なＡＳＩＣを再び開発工程に戻して
原因究明等を行うための手間および工数がかかり、開発
工程全体に遅延を招くおそれが生じてくる。

さらに、上記の検査装置による検査結果をできる限り早
くＡＳＩＣ側にフィードバックするために、通常は、基
板３上の周辺回路３ａの検証等を含む一連の試験をリア
ルタイムにて行っている。すなわち、上記の試験が行わ
れている間は、これらの試験に必要な各種のテストパタ
ーンを含むテスト信号を、ＡＳＩＣエミュレータＩＯか
らケーブル５等を介して基板３にリアルタイムにて次々
と伝送しなければならない。このため、ケーブル５が長
くなるにつれてこのケーブル５内の信号線によるテスト
信号の遅延時間が太き（なり、この遅延時間の分だけ試
験周期が制限されるという問題も発生する。特に、開発
中のＡＳＩＣの動作速度が高速の場合には、上記の遅延
時間による影響が顕著になり、ＡＳＩＣの実際の動作に
近い形で試験を行うことが難しくなってくる。

本発明は上記問題点に鑑みてなされたものであり、開発
中のＡＳＩＣ等が組み込まれる論理回路プリント板の検
証等の一連の試験を精度良く行うと共に、特に＾ｓｒｃ
等の動作速度が高速の場合に信号伝送用のケーブルの長
さ等により試験周期が制限されることのない論理回路の
検査装置およびその検査方法を提供することを目的とす
るものである。

〔課題を解決するための手段〕

第１Ａ図は本発明の論理回路の検査装置に係る原理図で
ある。なお、前述した構成要素と同様のものについては
、同一の参照番号を付して表す。

本発明の検査装置は、第１図に示すように、基板３に搭
載された複数の半導体集積回路装置のうちの少なくとも
１つの半導体集積回路装置４に置換して搭載される検査
用の半導体集積回路装置６を搭載し、前記検査用の半導
体集積回路装置６は、前記置換前の半導体集積回路装置
のデータ入出力手段１４ａと同等のデータ入出力手段１
２ａと、該データ入出力手段１２ａの入出力制御を行う
制御手段１２ｂとを具備し、前記検査用の半導体集積回
路装置６が、前記データ入出力手段１２ａを介して前記
複数の半導体集積回路装置に外部からのテストパターン
を供給するように構成している。

好ましくは、第１Ａ図の論理回路の検査装置は、前記テ
ストパターンを発生する検査手段１と、前記テストパタ
ーンを受ける前記検査用の半導体集積回路装置６を内蔵
したソケット７と、前記テストパターンを前記検査用の
半導体集積回路装置６に伝達するためのケーブル５とを
具備している。

第１Ｂ図は本発明の論理回路の検査装置に係る他の原理
図である。ここでは、前記第１Ａ図の検査用の半導体集
積回路装置６において、さらに、前記テストパターンを
記憶する記憶手段１２ｃを具備している。その他の構成
は、前記第１Ａ図と同様である。

さらに好ましくは、第１Ｂ図の論理回路の検査装置は、
前記テストパターンを発生する検査手段ｌと、前記記憶
手段１２ｃを含み、かつ、前記テストパターンを受ける
検査用の半導体集積回路装置６を内蔵したソケット７と
、前記テストパターンを前記検査用の半導体集積回路装
置６に伝達するためのケーブル５とを具備している。

さらに、上記第１Ｂ図の検査装置を用いることにより、
検査手段ｌから発生するテストパターンを前記記憶手段
１２ｃに一時的に記憶し、ついで、前記記憶手段１２ｃ
に記憶されたテストパターンに基づいて複数の半導体集
積回路装置の論理動作を行わせ、ついで、前記複数の半
導体集積回路装置の論理動作の結果を前記記憶手段１２
ｃに一時的に記憶し、ついで、前記記憶手段１２ｃに記
憶された論理動作の結果を前記検査手段ｌに送出し、つ
いで、前記検査手段ｌにて、前記論理動作の結果に基づ
いて前記複数の半導体集積回路装置の論理動作の解析検
査を行う論理回路の検査方法を提供している。

〔作　用〕

本発明の原理（第１Ａ図）によれば、ソケット７等には
、開発中のＡＳＩＣ等の半導体集積回路装置４に組み込
まれる入出力手段１４ａと同等のデータ入出力手段１２
ａを有する検査用の半導体集積回路装置６が内蔵されて
いる。

このため、論理回路プリント板等の基板３に既に搭載さ
れている他の複数の半導体集積回路装置（例えば、周辺
回路３ａ）の出力インピーダンスとソケット７に設けら
れたデータ入出力手段１２ａの入力インピーダンスとの
整合状態は、ソケット７に代えて開発・製造されたＡＳ
［Ｃ等を取りつけた際の両インピーダンスの整合状態と
同等にすることができる。したがって、配線等にノイズ
が混入するアナログ的な原因による論理振幅の不足等に
ついては、ソケット７に設けたデータ入出力手段１２ａ
および制御手段１２ｂが中継器となって基板３側と検査
手段１側とが分離区別された状態で、それらを検査する
ことが可能となる。

さらに、本発明の他の原理（第１Ｂ図）によれば、上記
基板３上の他の半導体集積回路装ｒ！ｌ（例えば、周辺
回路３ａ）の検証等の一連の試験前にソケット７内の記
憶手段１２ｃにテストパターンを予め記憶しておき、外
部からのクロック信号等により記憶手段１２ｃから等価
入出力手段１２ａおよび制御手段１２ｂを介して上記基
板３にテストパターンを供給して上記の試験を開始させ
るようにしている。したがって、基板３上の周辺回路３
ａの検証等を行う際にケーブル５によるテスト信号の遅
延時間を考慮しな（て済むので、この遅延時間のために
試験周期が制限されることはない。

かくして、本発明では、基板３側と検査手段ｌ側とが分
離区別された状態で、上記基板３の検証等の一連の試験
が精度良く行える。さらに、信号伝送用のケーブルの長
さ等により試験周期が制限されることがないので、ＡＳ
ＩＣ等の動作速度が高速の場合でも実際の動作に近い形
で高品位の試験を行うことが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明する
。

第２図〜第９図は、本発明の実施例に係る論理回路の検
査装置を説明する図であり、第２図は、本発明の原理に
基づ〈実施例の論理回路の検査装置に係る構成図を示し
ている。

第２図において、検査手段１は、データ解析用のワーク
ステーション（図示されていない）等に接続されるへＳ
ＩＣエミュレータ１０と、このへＳＩＣエミュレータＩ
Ｏにケーブル５を介して接続されるボッド１１とから構
成される。なお、このボッド１１はケーブル５を介して
ソケット７に接続されている。

上記ＡＳＩＣエミュレータｌＯは、−点鎖線円内図に示
すような少なくとも１つの開発中の半導体集積回路装置
４、例えばＡＳＩＣに置換して検査用の半導体集積回路
装置６が搭載された状態の論理回路プリント板等の基板
３の検査をするものである。ボッド１１は、ＡＳＩＣエ
ミュレータ１０からのテスト信号や制御信号をＬＳＩソ
ケント３ｂ内に伝達したり、このＬＳＩソケット３ｂか
らの被テスト信号をＡＳＩＣエミエレータＩＯに送出す
るものである。

さらに、ソケット７に内蔵された検査用の半導体集積回
路装置６のデータ入出力手段１２ａとして、開発中のＡ
ＳＩＣに組み込まれるデータ入出力用のインターフェイ
ス回路等のデータ入出力手段１４ａと同じ特性を有する
インターフェイス回路（以下、単に１７０回路と称す）
２２ａを設けており、かつ、制御手段１２ｂとして、上
記１１０回路２２ａを制御するＩ１０制御信号記憶回路
２２ｂを設けている。

ソケット７は、上記のＩ１０制御信号記憶回路２２ｂ、
Ｉ１０回路２２ａおよびピンコネクタ２ｂからなり、上
記ソケット７からの出力信号は、ピンコネクタ２ｂおよ
びＬＳＩソケット３ｂを介して基板３上の他の半導体集
積回路装置、例えば周辺回路３ａに至る。なお、この周
辺回路３ａは、ＡＳＩＣの論理演算や他のＬＳＩと連係
動作を行う機能を有している。ついで、上記ソケット７
内の回路構成等をさらに詳しく説明することとする。

第３図は、本発明の原理に基づ〈実施例のソケットに係
る回路構成図である。

図において、ｌ１０８１１１７１信号記憶回路２２ｂは
、ボンドＩ■からの信号、例えばｌ１０ＩＩＪ御信号（
シリアルデータ）Ｓｌ、エミュレート信号Ｓ２および１
１０制御信号（クロック）Ｓ３を入力して、それぞれの
１１０回路２２ａに第１のゲート選択信号Ｓ、および第
２のゲート選択信号Ｓ、を出力させるものである。また
Ｉ１０回路２２ａからの出力信号Ｓ。を入力して、ボッ
ド１１へそれを出力させるものである。なお１１０制御
信号記憶回路２２ｂの構成については、第４図において
説明をする。

また、Ｉ１０回路２２ａはソケット７のビンコネクタ２
ｂに接続され、Ｉ１０１０制御信憶回路２２ｂからの第
１および第２のゲート選択信号ＳｔＳ、を入力して、ソ
ケット≠≠４−７のビンコネクタ２ｂの端子情報を取り
込んだり、またＡＳＩＣエミュレータ１０からのテスト
信号等を出力信号Ｓ４ｍとして供給するものである。

これにより、ボッド１１からの信号に基づいて、Ｉ１０
１０制御信憶回路２２ｂは、Ｉ１０回路２２ａの入出力
を制御することができる。

第４図は、本発明の原理に基づ〈実施例のｌ１０ＩＩＩ
ＩＩＩ信号記憶回路に係る構成図である。

図において、！１０１０制御信憶回路２２ｂは、第１の
ラッチ機能回路３１および第２のラッチ機能回路３３と
、二人力ＮＯＲ回路３２−１〜３２−　ｎと、二人力Ｎ
ＡＮＤ回路３４−１〜３４−　ｎからなる。第１のラッ
チ機能回路３１は、！１０１０制御信ｌ、Ｓ３に基づい
て、第１のラッチ信号Ｓ、を人力ＮＯＲ回路３２−１〜
３２−ｎに入力するものである。これらの二人力ＮＯＲ
回路３２−１〜３２−ｎは、第１のラッチ信号Ｓ、とボ
ッド１１からのエミュレート信号Ｓ８との二人力ＮＯＲ
論理演算をし、その結果信号となる第１のゲート選択信
号Ｓ、（Ｐ　１〜Ｐｎ）をＩ１０回路２２ａのゲートト
ランジスタＴ１〜Ｔ４（第５図）に出力するものである
。

第２のラッチ機能回路３３は、第１のラッチ機能回路３
１と同様に、Ｉ１０１０制御信ｌ、Ｓ３に基づいて、第
２のラッチ信号Ｓ６を二人力ＮＡＮＤ回路３４−１〜３
４−ｎに入力するものである。これらの二人力ＮＡＮＤ
回路３４１〜３４−ｎは、第２のラッチｔｔ号ｓ、とエ
ミュレート信号Ｓ２との二人力論理演算をし、その結果
信号となる第２のゲート選択信号５８（Ｎｌ　〜Ｎｎ）
をＩ１０回路２２ａのゲートトランジスタＴ７〜Ｔ１０
（第５図）に出力するものである。

これにより、Ｉ１０回路２２ａを構成する出力バッファ
の駆動能力が制御される。

第５図は、本発明の原理に基づ〈実施例の１１０回路に
係る構成図であり、開発中のＡＳＩＣの【１０回路と同
等な構成図を示している。

図において、電源線Ｖ、とＶＳＳとの間に接続されたＴ
Ｉ−Ｔ４はｐチャネル型のＭＯＳＦＥＴであり、Ｔ７〜
Ｔ１０はｎチャネルＭＯ５ＦＥＴである。このＰ。

ｎチャネル型のＭＯＳＦＥＴにより出力バッファ回路２
２Ａを構成し、ｐチャネル型のＭＯＳＦＥＴのゲートに
ゲート選択信号５８＝Ｎ１−Ｎｎが入力される。

同様に、電源線Ｖｌｌｌｌと■５．との間に接続された
Ｔ５．Ｔ６はｐチャネル型のＭＯＳＦＥＴであり、Ｔｌ
ｌ。

ＴＩ２はｎチャネル型のｌ’１Ｏ３ＦＥＴである。この
ｐ、ｎチャネル型のＭＯＳＦＥＴにより入力バッファ回
路２２Ｂを構成する。これにより、ボンド２１ｂからの
■１０１０制御信１　、Ｓａ、エミュレート信号Ｓｔを
介した第１および第２のゲート選択信号Ｓ、、Ｓ。

により、Ｉ１０回路２２ａの入力、出力又は双方向の選
択がされる。

これらにより、本発明の実施例に係る論理回路の検査装
置を構成する。

次に当該検査装置の動作について説明する。

第６図は、本発明の原理に基づ〈実施例に係る検査動作
を説明するための等価回路図であり、ＬＳＩソケット３
ｂのある一端子に係る周辺回路３ａとボッド１１との間
の電気回路図を示している。

図において、当該検査装置を用いて、基板３の周辺回路
３ａの論理動作試験や周辺回路３ａとＬＳＩソケット３
ｂ間のアナログ信号の伝達状況の検査をする場合には、
まず開発中の＾ＳＩＣが取り外された状態の基板３のＬ
ＳＩソケット３ｂとＡＳＩＣエミュレータ１０とを、ボ
ッドＩＩに接続されたソケット７を介して接続する（第
１Ａ図、第２図参照）、この際にソケット７内のＩ１０
回路２２ａの入力インピーダンスＺ　ｒｎは、周辺回路
３ａの出力インピーダンスＺ０とインピーダンス整合さ
れている。すなわち、入力インピーダンスＺ　ｉｎは、
周辺回路３ａとＬＳＩソケット３ｂとの間の配線抵抗Ｒ
１等を含む回路定数により定められたものである。

この場合、Ｉ１０回路２２ａは開発中のＡＳＩＣの１１
０回路と同等なので、インピーダンス整合状態は、ソケ
ット７に代えて、開発製造されたＡＳＩＣを取付けた場
合も同等となる。

ついで、へＳＩＣエミュレータ１０、ボ・ン）′１１お
よびケーブル５を介して、Ｉ１０１０制御信１、エミュ
レータ信号Ｓ２および１１０制御信号Ｓ、を１１０制御
信号記憶装置２２ｂに供給する。この際に、例えばテス
ト信号を周辺回路３ａ等に供給する場合には、第１およ
び第２のゲート選択信号Ｓ、、Ｓ、を介して出力バッフ
ァ回路２２Ａ（第５図）の機能を停止させる。また、他
の周辺回路を経由したテスト信号を被テスト信号として
取り出す場合には、Ｉ１０回路２２ａを入力回路として
機能させて、ピンコネクター２ｂに現れる論理振幅の電
圧波形等を直接ボッド１１に送出する。

さらに、Ｉ１０回路２２ａを双方向にすることによって
、出力バッファ回路２２Ａの出力情報が周辺回路３ａお
よびビンコネクター２ｂを介してボッド１１に送出され
る。

この出力情報やテスト信号を介して論理動作試験やアナ
ログ電圧試験等をすることにより論理回路プリント板等
の基板３上の周辺回路３ａ等の検査をすることができる
。

このようにして、本発明の実施例によれば、ソケットや
≠学≠７には、ＡＳＩＣに組み込まれる１１０回路と同
等の１１０回１１ｔ２２ａが設けられている。

このため、基板３に設けられた周辺回路３ａの出力イン
ピーダンスＺ０とソケット７に設けられたＩ１０回路２
２ａの入力インピーダンスＺ　ｉａとの整合状態は、該
ソケット７に代えて、開発・製造されたＡＳＩＣを取り
付けた際の両インピーダンスの整合状態と同等にするこ
とができる。したがって、周辺回路３ａとＬＳＩソケッ
１−３ｂの配線等にノイズが混入する等のアナログ的な
原因による論理振幅の不足についても、ソケット７に設
けた１１０回路２２ａが中継器となって、基板３側と、
ボッド１１やＡＳＩＣエミュレータｌＯやケーブル５等
の検査系側とが分離区別された状態において、論理動作
試験やアナログ電圧試験等をすることが可能となる。

これにより、従来（第１１図）に比べて、基板３の精度
良い検査をすることが可能となる。また、正常なＡＳＩ
Ｃを誤判断して動作不良とすることがなく、再開発工程
に戻されることもないので、＾ＳＩＣの開発を早めるこ
とができる。

なお、出力バッファ回路２２Ａの駆動能力を選択するこ
とによって、入力レベルの切り換えや出力駆動能力の切
り換えを精度良く行うことができる。

第７図は本発明の他の原理に基づ〈実施例の論理回路の
検査装置に係る構成図である。ここでは、前記第２図の
ソケット７に内蔵された検査用の半導体集積回路装置６
において、さらに、記憶手段１２ｃを付設している。こ
の記憶手段１２ｃとして、＾ＳＩＣエミュレータｌＯか
らのテスト信号に含まれるテストパターンを予め記憶す
ると共に被テスト信号に含まれるテスト結果を一旦記憶
するための書き換え可能なＲＡＭ等からなるテストデー
タ記憶回路２２ｃを設けている。なお、その他の構成は
、前記第２図と同様である。

第８図は本発明の他の原理に基づ〈実施例のソケットに
係る回路構成図である。第８図の回路構成は、前記第３
図とほぼ同様であるが、ボッド１１とｌ１０Ｈ御信号記
憶回路２２ｂとの間にテストデータ記憶回路２２ｃを備
えている点が異なる。

このテストデータ記憶回路２２ｃは、エミュレート信号
Ｓ！に含まれるテストパターンを試験前に予め記憶し、
かつ、試験後に論理回路プリント板３からＩ１０回路２
２ａを介して出力される被テスト信号（出力信号５４ｂ
）に含まれるテスト結果を一旦記憶するものである。上
記の試験を開始する際には、へＳＩＣエミュレータｌＯ
からのテストパターン記憶／出力用クロック信号Ｓ４を
トリガとして、テストデータ記憶回路２２ｃから上記テ
ストパターンを含むテスト信号を出力する。この出力さ
れたテスト信号は、Ｉ１０制御信号記憶回路２２ｂおよ
び１１０回路２２ａを介してソケット７のビンコネクタ
２ｂに出力される。なお、この場合、−［記クロック信
号Ｓ４は、ＡＳＩＣエミュレータ１０側からボンド１１
を介して供給しているが、その代わりに基板３側から供
給してもよい。また一方で、ＡＳＩＣが一枚の基板３に
多数個搭載される場合等は、インターフェイス整合検査
等の試験を迅速に進めるために、１個のＡＳＩＣに対す
る試験が完了した後は、直ちに次の＾ＳＩＣに対する試
験を開始しなければならない。このときには、ピンコネ
クタ２ｂからＩ１０回路２２ａおよびＩ１０制御信号記
憶回路２２ｂを介してボンド１１にテスト結果を送出す
る前に、上記テスト結果をテストデータ記憶回路２２ｃ
内のＲＡＭに一時的に記憶させておくことが望ましい。

第９図は本発明の他の原理に基づ〈実施例に係るテスト
データ入出力動作を説明するためフローチャートである
。

基板３上の周辺回路３ａでの論理動作試験やアナログ電
圧試験等の一連の試験を行いたい場合、まず初めに、こ
れらの試験に必要な所定のテストパターンをワークステ
ーション等により編集して検査回路全体を入カバターン
伝送モードに設定する（ステップａ）。次に、この入カ
バターン伝送モードにした状態で、すなわち試験開始前
の段階で上記テストパターンをソケット７内のテストデ
ータ記憶回路２２ｃに予め送り込んで記憶させておく（
ステップｂ）。さらに、テストパターン記憶／出力用ク
ロック信号Ｓ４をトリガとして検査回路全体を試験モー
ドに設定しくステップｃ）、上記テストデータ記憶回路
２２ｃから周辺回路３ａに上記テストパターンを含むテ
スト信号を供給して試験を開始する（ステップｄ）。さ
らに、試験中に周辺回路３ａが出力する信号、すなわち
Ｉ１０回路２２ａに入力される信号はテストデータ記憶
回路２２ｃに一旦記憶させる（ステップｅ）。上記試験
がすべて完了した後は、Ｉ１０制御制御環により検査回
路全体を出カバターン伝送モードに設定する（ステップ
ｒ）。上記の記憶動作は、試験の対象となるＡＳＩＣが
一枚の基板３に多数個搭載されている場合等に有効とな
る。この場合には、すべてのＡＳＩＣに対する試験が完
了した時点で、それまで記憶していたテスト結果を一度
にＡＳＩＣエミュレータエ０に送出するかまたは一個の
ＡＳＩＣに対する試験が完了する度に各ＡＳＩＣのテス
ト結果を上記ＡＳＩＣエミュレータ１０に送出する（ス
テップｇ）、この送出されたテスト結果の解析は、最終
的に、ワークステーション等において行われる。

第９図のフローチャートによれば、試験が行われている
間はケーブル５（第７図）を介してテスト信号を伝送す
る必要がないので、上記ケーブル５が長くなってもテス
ト信号の遅延時間を考慮しなくて済む。このため、試験
速度を従来よりも太き（することができるので、開発中
のＡＳＩＣの動作速度が高速の場合でも、この＾ＳＩＣ
の実際の動作に近い形で厳密に試験を行うことが可能と
なる。

〔発明の効果〕

以上説明したように本発明によれば、開発中のＡＳＩＣ
と同等の１１０回路等を有する検査用の半導体集積回路
装置をソケット内に設けることにより、このソケットと
論理回路プリント板等の基板とのインピーダンス整合状
態を、上記のＡＳＩＣを開発製造後に取り付けときと同
じ状態に設定することができるので、上記論理回路プリ
ント板の検証等の一連の試験を精度良く行うことができ
る。この結果、正常な＾ＳＩＣを再び開発工程に戻す等
の手間がかからなくなって早期にＡＳＩＣの開発を行う
ことが可能となる。

さらに、ソケット内に記憶回路等を設けることにより、
ケーブルによる信号の遅延時間によって試験周期が制限
されることがなくなるので、ＡＳＩＣの実際の動作に近
い形で高品位の試験を行うことが可能となる。特にＡＳ
ＩＣの動作速度が高速の場合に本発明は有効となる。

【図面の簡単な説明】

第１Ａ図は、本発明の論理回路の検査装置に係る原理図
、 第１Ｂ図は、本発明の論理回路の検査装置に係る他の原
理図、 第２図は、本発明の原理に基づ〈実施例の論理回路の検
査装置に係る構成図、 第３図は、本発明の原理に基づ〈実施例のソケットに係
る回路構成図、 第４図は、本発明の原理に基づ〈実施例の１１０制御信
号記憶回路に係る構成図、 第５図は、本発明の原理に基づ〈実施例の１１０回路に
係る構成図、 第６図は、本発明の原理に基づ〈実施例に係る検査動作
を説明するための等価回路図、第７図は本発明の他の原
理に基づ〈実施例の論理回路の検査装置に係る構成図、 第８図は本発明の他の原理に基づ〈実施例のソケットに
係る回路構成図、 第９図は、本発明の他の原理に基づ〈実施例に係るテス
トデータ入出力動作を説明するためのフローチャート、 第１０図は、従来の論理回路の検査装置に係る構成図、 第１１図は、従来の問題点を説明するための等価回路図
である。 図において、 ｌ・・・検査手段、　　　３・・・基板、４・・・半導
体集積回路装置、 ５・・・ケーブル、 ６・・・検査用の半導体集積回路装置、７・・・ソケッ
ト、　　　１２ａ・・・データ入出力手段、１２ｂ・・
・制御手段、　　１２ｃ・・・記憶手段。

Claims (5)

【特許請求の範囲】
1. １．基板に搭載された複数の半導体集積回路装置の論理
   動作を外部からのテストパターンにより検査する論理回
   路の検査装置において、 前記複数の半導体集積回路装置のうちの少なくとも１つ
   の半導体集積回路装置に置換して搭載される検査用の半
   導体集積回路装置を搭載し、前記検査用の半導体集積回
   路装置は、前記置換前の半導体集積回路装置のデータ入
   出力手段と同等のデータ入出力手段と、前記データ入出
   力手段の入出力制御を行う制御手段とを具備し、 前記検査用の半導体集積回路装置が、前記データ入出力
   手段を介して前記複数の半導体集積回路装置に前記テス
   トパターンを供給することを特徴とする論理回路の検査
   装置。
2. ２．前記検査用の半導体集積回路装置は、さらに前記テ
   ストパターンを記憶する記憶手段を具備する請求項１記
   載の論理回路の検査装置。
3. ３．基板に搭載された複数の半導体集積回路装置の論理
   動作を外部からのテストパターンにより検査する論理回
   路の検査装置において、 前記論理回路の検査装置は、前記テストパターンを発生
   する検査手段と、前記テストパターンを受ける請求項１
   記載の前記検査用の半導体集積回路装置を内蔵したソケ
   ットと、前記テストパターンを前記検査用の半導体集積
   回路装置に伝達するためのケーブルとを具備することを
   特徴とする論理回路の検査装置。
4. ４．請求項３記載の論理回路の検査装置において、前記
   論理回路の検査装置は、前記テストパターンを発生する
   検査手段と、前記テストパターンを受ける請求項２記載
   の前記検査用の半導体集積回路装置を内蔵したソケット
   と、前記テストパターンを前記検査用の半導体集積回路
   装置に伝達するためのケーブルとを具備することを特徴
   とする論理回路の検査装置。
5. ５．請求項４記載の論理回路の検査装置を用いた論理回
   路の検査方法であって、 前記検査手段から発生する前記テストパターンを前記記
   憶手段に一時的に記憶し、 ついで、前記記憶手段に記憶されたテストパターンに基
   づいて複数の半導体集積回路装置の論理動作を行わせ、 ついで、前記複数の半導体集積回路装置の論理動作の結
   果を前記記憶手段に一時的に記憶し、ついで、前記記憶
   手段に記憶された論理動作の結果を前記検査手段に送出
   し、 ついで、前記検査手段にて、前記論理動作の結果に基づ
   いて前記複数の半導体集積回路装置の論理動作の解析検
   査を行うことを特徴とする論理回路の検査方法。