JPH0666884A - 異なるスキャン系を持つｌｓｉのスキャン系接続方式 - Google Patents
異なるスキャン系を持つｌｓｉのスキャン系接続方式Info
- Publication number
- JPH0666884A JPH0666884A JP4216939A JP21693992A JPH0666884A JP H0666884 A JPH0666884 A JP H0666884A JP 4216939 A JP4216939 A JP 4216939A JP 21693992 A JP21693992 A JP 21693992A JP H0666884 A JPH0666884 A JP H0666884A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- lsi
- jtag
- terminal
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 異なるスキャン系を持つＬＳＩのスキャン系
の接続方式において、スキャンのためのプリント板の外
部端子数を減少させるとともに、簡単な手順でスキャン
動作を行えるようにすること。 【構成】 プリント板６にプリント板上に搭載された各
ＬＳＩ１，２，３，４に共通のスキャン・イン端子ＳＩ
とスキャン・アウト端子ＳＯを設ける。また、プリント
板の共通のスキャン・イン端子ＳＩとスキャン・アウト
端子ＳＯにシリアルもしくはパラレルに、異なったスキ
ャン系を持つＬＳＩ１，２，３，４のスキャン・イン・
ピンＳＩ１，ＳＩ２．ＳＩ３，ＳＩ４とスキャン・アウ
ト・ピンＳＯ１，ＳＯ２．ＳＯ３，ＳＯ４を接続する。
上記のように、シリアルまたはパラレルに各ＬＳＩを接
続したので、プリント板の外部端子数を減少させること
ができ、スキャン動作させるための手順を統一的に行う
ことが可能となる。
の接続方式において、スキャンのためのプリント板の外
部端子数を減少させるとともに、簡単な手順でスキャン
動作を行えるようにすること。 【構成】 プリント板６にプリント板上に搭載された各
ＬＳＩ１，２，３，４に共通のスキャン・イン端子ＳＩ
とスキャン・アウト端子ＳＯを設ける。また、プリント
板の共通のスキャン・イン端子ＳＩとスキャン・アウト
端子ＳＯにシリアルもしくはパラレルに、異なったスキ
ャン系を持つＬＳＩ１，２，３，４のスキャン・イン・
ピンＳＩ１，ＳＩ２．ＳＩ３，ＳＩ４とスキャン・アウ
ト・ピンＳＯ１，ＳＯ２．ＳＯ３，ＳＯ４を接続する。
上記のように、シリアルまたはパラレルに各ＬＳＩを接
続したので、プリント板の外部端子数を減少させること
ができ、スキャン動作させるための手順を統一的に行う
ことが可能となる。
Description
【０００１】
【産業上の利用分野】従来から、ＬＳＩの動作テストを
行うため、ＬＳＩ上に設けられたフリップフロップ（以
下、ＦＦという）群を直列に接続し、ＬＳＩの入力ピン
に設けられたスキャン・データ・イン（ＳＩ）より、ス
キャン・データを入力し、Ａ相、Ｂ相の２相クロックに
より各ＦＦ間をシリアルにデータ転送することによりス
キャン動作を行うスキャン系が使用されている。
行うため、ＬＳＩ上に設けられたフリップフロップ（以
下、ＦＦという）群を直列に接続し、ＬＳＩの入力ピン
に設けられたスキャン・データ・イン（ＳＩ）より、ス
キャン・データを入力し、Ａ相、Ｂ相の２相クロックに
より各ＦＦ間をシリアルにデータ転送することによりス
キャン動作を行うスキャン系が使用されている。
【０００２】一方、上記スキャン系とは別に、最近で
は、テスト・クロック（ＴＣＫ）とテスト・モード・セ
レクト（ＴＭＳ）の２本の信号線を使用して、スキャン
系を動作させるＪＴＡＧ−Boundary Scan （規格−ＩＥ
ＥＥ P1149.1 ）を採用するＬＳＩが増えてきている。
上記、ＪＴＡＧ−Boundary Scan （以下、ＪＴＡＧと略
記する）は、上記したデータのスキャン系に加え、ＬＳ
Ｉの入出力に設けられたＦＦ群（Boundary Scan Resist
er−以下、ＢＳレジスタという）を直列に接続したバウ
ンダリ・スキャン系と、テストを行うための命令をセッ
トするＦＦ群（Instruction Resister−以下、ＩＲレジ
スタという）を直列に接続したインストラクション・レ
ジスタ・スキャン系とを備え、テスト・モード・セレク
ト（ＴＭＳ）信号によりテスト・モードをセレクトし、
ＬＳＩの入力ピンに設けられたテスト・データ・イン
（ＴＤＩ）よりスキャン・データを各スキャン系に入力
し、テスト・クロック（ＴＣＫ）により各ＦＦ間をシリ
アルにデータ転送することによりスキャン動作を行うも
のである。
は、テスト・クロック（ＴＣＫ）とテスト・モード・セ
レクト（ＴＭＳ）の２本の信号線を使用して、スキャン
系を動作させるＪＴＡＧ−Boundary Scan （規格−ＩＥ
ＥＥ P1149.1 ）を採用するＬＳＩが増えてきている。
上記、ＪＴＡＧ−Boundary Scan （以下、ＪＴＡＧと略
記する）は、上記したデータのスキャン系に加え、ＬＳ
Ｉの入出力に設けられたＦＦ群（Boundary Scan Resist
er−以下、ＢＳレジスタという）を直列に接続したバウ
ンダリ・スキャン系と、テストを行うための命令をセッ
トするＦＦ群（Instruction Resister−以下、ＩＲレジ
スタという）を直列に接続したインストラクション・レ
ジスタ・スキャン系とを備え、テスト・モード・セレク
ト（ＴＭＳ）信号によりテスト・モードをセレクトし、
ＬＳＩの入力ピンに設けられたテスト・データ・イン
（ＴＤＩ）よりスキャン・データを各スキャン系に入力
し、テスト・クロック（ＴＣＫ）により各ＦＦ間をシリ
アルにデータ転送することによりスキャン動作を行うも
のである。
【０００３】このため、最近では、上記、Ａ／Ｂの２相
クロックによりスキャン動作を行うＬＳＩ（以下、ＡＢ
系／ＬＳＩという）とＪＴＡＧのスキャン系を持つＬＳ
Ｉ（以下、ＪＴＡＧ／ＬＳＩという）が同一プリント板
上に搭載される場合がでてきている。本発明は、上記の
ようなプリント板上に設けられた異なるスキャン系を持
つＬＳＩのスキャン系接続方式に関し、特に本発明は同
一プリント板上に設けられた異なるスキャン系を持つＬ
ＳＩのスキャンの手順を統一的に行うことができるとと
もに、プリント板のスキャンのための外部端子数を減少
することができる異なるスキャン系を持つＬＳＩのスキ
ャン系接続方式に関するものである。
クロックによりスキャン動作を行うＬＳＩ（以下、ＡＢ
系／ＬＳＩという）とＪＴＡＧのスキャン系を持つＬＳ
Ｉ（以下、ＪＴＡＧ／ＬＳＩという）が同一プリント板
上に搭載される場合がでてきている。本発明は、上記の
ようなプリント板上に設けられた異なるスキャン系を持
つＬＳＩのスキャン系接続方式に関し、特に本発明は同
一プリント板上に設けられた異なるスキャン系を持つＬ
ＳＩのスキャンの手順を統一的に行うことができるとと
もに、プリント板のスキャンのための外部端子数を減少
することができる異なるスキャン系を持つＬＳＩのスキ
ャン系接続方式に関するものである。
【０００４】
【従来の技術】図９は異なるスキャン系を持つＬＳＩの
スキャン系接続方式の従来例を示す図であり、同図は、
上記のように異なるスキャン系を持つＬＳＩを同一のプ
リント板上に搭載した場合を示している。同図におい
て、１１，１２は前記したＪＴＡＧ／ＬＳＩ、また、２
１，２２はＡＢ系／ＬＳＩであり、ＪＴＡＧ／ＬＳＩ１
１，１２およびＡＢ系／ＬＳＩ２１，２２は同一のプリ
ント板上に搭載されている。
スキャン系接続方式の従来例を示す図であり、同図は、
上記のように異なるスキャン系を持つＬＳＩを同一のプ
リント板上に搭載した場合を示している。同図におい
て、１１，１２は前記したＪＴＡＧ／ＬＳＩ、また、２
１，２２はＡＢ系／ＬＳＩであり、ＪＴＡＧ／ＬＳＩ１
１，１２およびＡＢ系／ＬＳＩ２１，２２は同一のプリ
ント板上に搭載されている。
【０００５】１３はプリント板に設けられたテスト・デ
ータ・イン（以下ＴＤＩという）端子、１４はプリント
板に設けられたテスト・モード・セレクト（以下ＴＭＳ
という）端子、１５はプリント板に設けられたテスト・
クロック（以下ＴＣＫという）端子、１６はプリント板
に設けられたテスト・データ・アウト（以下、ＴＤＯと
いう）端子、２３はプリント板に設けられたスキャン・
データ・イン（以下、ＳＩという）端子、２４はプリン
ト板に設けられたＡ／Ｂの２相クロック（以下、Ａ／Ｂ
−ＣＫという）端子、２５はプリント板に設けられたス
キャン・データ・アウト（以下、ＳＯという）端子であ
る。
ータ・イン（以下ＴＤＩという）端子、１４はプリント
板に設けられたテスト・モード・セレクト（以下ＴＭＳ
という）端子、１５はプリント板に設けられたテスト・
クロック（以下ＴＣＫという）端子、１６はプリント板
に設けられたテスト・データ・アウト（以下、ＴＤＯと
いう）端子、２３はプリント板に設けられたスキャン・
データ・イン（以下、ＳＩという）端子、２４はプリン
ト板に設けられたＡ／Ｂの２相クロック（以下、Ａ／Ｂ
−ＣＫという）端子、２５はプリント板に設けられたス
キャン・データ・アウト（以下、ＳＯという）端子であ
る。
【０００６】１１ａ，１２ａ，１１ｂ，１２ｂ，１１
ｃ，１２ｃ，１１ｇ，１２ｇは、それぞれＪＴＡＧ／Ｌ
ＳＩ１１，１２のＴＤＩ，ＴＭＳ，ＴＣＫピンおよびＴ
ＤＯピンであり、２１ａ，２２ａ、２１ｂ，２２ｂ、２
１ｃ，２２ｃはそれぞれＡ／Ｂ系ＬＳＩ２１，２２のＳ
Ｉ，ＡＢ−ＣＫピンおよびＳＯピンであり、これらのピ
ンはプリント板の対応する端子もしくは前段のＬＳＩの
対応する信号の出力ピンに接続されている。
ｃ，１２ｃ，１１ｇ，１２ｇは、それぞれＪＴＡＧ／Ｌ
ＳＩ１１，１２のＴＤＩ，ＴＭＳ，ＴＣＫピンおよびＴ
ＤＯピンであり、２１ａ，２２ａ、２１ｂ，２２ｂ、２
１ｃ，２２ｃはそれぞれＡ／Ｂ系ＬＳＩ２１，２２のＳ
Ｉ，ＡＢ−ＣＫピンおよびＳＯピンであり、これらのピ
ンはプリント板の対応する端子もしくは前段のＬＳＩの
対応する信号の出力ピンに接続されている。
【０００７】１１ｄ，１２ｄはそれぞれＪＴＡＧ／ＬＳ
Ｉ１１，１２のインストラクション・レジスタ・チェー
ン（以下ＩＲチェーンという）、１１ｅ，１２ｅはＪＴ
ＡＧ／ＬＳＩ１１，１２のバウンダリー・スキャン・チ
ェーン（以下ＢＳチェーンという）、１１ｃ，１２ｃは
ＪＴＡＧ／ＬＳＩ１１，１２のデータ・チェーン（以下
ＤＴチェーンという）を示し、これらのチェーンの内ど
のチェーンのスキャン動作を行うかは、ＴＭＳピン１１
ｂ，１２ｂより入力されるセレクト信号に設定される。
Ｉ１１，１２のインストラクション・レジスタ・チェー
ン（以下ＩＲチェーンという）、１１ｅ，１２ｅはＪＴ
ＡＧ／ＬＳＩ１１，１２のバウンダリー・スキャン・チ
ェーン（以下ＢＳチェーンという）、１１ｃ，１２ｃは
ＪＴＡＧ／ＬＳＩ１１，１２のデータ・チェーン（以下
ＤＴチェーンという）を示し、これらのチェーンの内ど
のチェーンのスキャン動作を行うかは、ＴＭＳピン１１
ｂ，１２ｂより入力されるセレクト信号に設定される。
【０００８】また、２１ｄ，２２ｄはそれぞれＡＢ系／
ＬＳＩ２１，２２のデータ・チェーン（以下、ＤＴチェ
ーンという）を示す。同図において、ＪＴＡＧ／ＬＳＩ
１１，１２のスキャン系を動作させる場合には、ＴＭＳ
端子１４よりＴＭＳ信号を入力する。プリント板のＴＭ
Ｓ端子１４より与えられるＴＭＳ信号はＪＴＡＧ／ＬＳ
Ｉ１１，１２のＴＭＳピン１１ｂ，１２ｂに与えられ、
各ＬＳＩのテスト・モードが設定される。
ＬＳＩ２１，２２のデータ・チェーン（以下、ＤＴチェ
ーンという）を示す。同図において、ＪＴＡＧ／ＬＳＩ
１１，１２のスキャン系を動作させる場合には、ＴＭＳ
端子１４よりＴＭＳ信号を入力する。プリント板のＴＭ
Ｓ端子１４より与えられるＴＭＳ信号はＪＴＡＧ／ＬＳ
Ｉ１１，１２のＴＭＳピン１１ｂ，１２ｂに与えられ、
各ＬＳＩのテスト・モードが設定される。
【０００９】ついで、ＴＤＩ端子１３よりテスト・デー
タを入力するとともに、ＴＣＫ端子１５よりテスト・ク
ロックを入力すると、ＪＴＡＧ／ＬＳＩ１１，１２のＴ
ＣＫピン１１ｃ，１２ｃよりテスト・クロックが各ＬＳ
Ｉ１１，１２に与えられる。また、ＴＤＩ端子１３より
入力されるテスト・データがＪＴＡＧ／ＬＳＩ１１のＴ
ＤＩピン１１ａに与えられ、ＴＭＳ信号の設定に応じて
ＪＴＡＧ／ＬＳＩ１１のＩＲチェーン、ＢＳチェーンも
しくはＤＴチェーンのスキャン動作が行われる。
タを入力するとともに、ＴＣＫ端子１５よりテスト・ク
ロックを入力すると、ＪＴＡＧ／ＬＳＩ１１，１２のＴ
ＣＫピン１１ｃ，１２ｃよりテスト・クロックが各ＬＳ
Ｉ１１，１２に与えられる。また、ＴＤＩ端子１３より
入力されるテスト・データがＪＴＡＧ／ＬＳＩ１１のＴ
ＤＩピン１１ａに与えられ、ＴＭＳ信号の設定に応じて
ＪＴＡＧ／ＬＳＩ１１のＩＲチェーン、ＢＳチェーンも
しくはＤＴチェーンのスキャン動作が行われる。
【００１０】ＪＴＡＧ／ＬＳＩ１１のＴＤＩピンに入力
されたテスト・データはＬＳＩ１１のチェーンを介して
そのＴＤＯピンに出力され、次段のＪＴＡＧ／ＬＳＩ１
２のＴＤＩピン１２ａに入力される。ＪＴＡＧ／ＬＳＩ
１２は入力されるＴＤＩ信号により上記と同様にスキャ
ン動作を行い、ＴＤＯ信号をＴＤＯピン１２ｇに出力す
る。このＴＤＯ信号はプリント板のＴＤＯ端子１６より
外部に出力される。
されたテスト・データはＬＳＩ１１のチェーンを介して
そのＴＤＯピンに出力され、次段のＪＴＡＧ／ＬＳＩ１
２のＴＤＩピン１２ａに入力される。ＪＴＡＧ／ＬＳＩ
１２は入力されるＴＤＩ信号により上記と同様にスキャ
ン動作を行い、ＴＤＯ信号をＴＤＯピン１２ｇに出力す
る。このＴＤＯ信号はプリント板のＴＤＯ端子１６より
外部に出力される。
【００１１】一方、Ａ／Ｂ系ＬＳＩ２１，２２のスキャ
ン系を動作させる場合には、ＳＩ端子２３よりスキャン
・データを入力するとともに、Ａ／Ｂ−ＣＫ端子２４よ
りＡ／Ｂの２相クロックを入力する。Ａ／Ｂ系ＬＳＩ２
１は、スキャン・データがＳＩピン２１ａに与えられる
と、Ａ／Ｂ−ＣＫピン２１ｂより与えられるＡ／Ｂの２
相クロックに基づきＤＴチェーンのスキャン動作を行
う。
ン系を動作させる場合には、ＳＩ端子２３よりスキャン
・データを入力するとともに、Ａ／Ｂ−ＣＫ端子２４よ
りＡ／Ｂの２相クロックを入力する。Ａ／Ｂ系ＬＳＩ２
１は、スキャン・データがＳＩピン２１ａに与えられる
と、Ａ／Ｂ−ＣＫピン２１ｂより与えられるＡ／Ｂの２
相クロックに基づきＤＴチェーンのスキャン動作を行
う。
【００１２】Ａ／Ｂ系ＬＳＩ２１のＳＩピン２１ａに入
力されたスキャン・データはＬＳＩ２１のＤＴチェーン
を介してそのＳＯピン２１ｃに出力され、次段のＡ／Ｂ
系ＬＳＩ２２のＳＩピン２２ａに入力される。Ａ／Ｂ系
ＬＳＩ２２は入力されるＳＩ信号により上記と同様にＤ
Ｔチェーンのスキャン動作を行い、ＳＯ信号をＳＯピン
２２ｃに出力する。このＳＯ信号はプリント板のＳＯ端
子２５より外部に出力される。
力されたスキャン・データはＬＳＩ２１のＤＴチェーン
を介してそのＳＯピン２１ｃに出力され、次段のＡ／Ｂ
系ＬＳＩ２２のＳＩピン２２ａに入力される。Ａ／Ｂ系
ＬＳＩ２２は入力されるＳＩ信号により上記と同様にＤ
Ｔチェーンのスキャン動作を行い、ＳＯ信号をＳＯピン
２２ｃに出力する。このＳＯ信号はプリント板のＳＯ端
子２５より外部に出力される。
【００１３】
【発明が解決しようとする課題】以上のように、従来に
おいては、同一のプリント板に異なるスキャン系のＬＳ
Ｉが存在する場合、それぞれ独立してスキャン系を設け
ていた。このため、従来においては、スキャンのための
プリント板の外部入力端子が増加するとともに、スキャ
ン動作させるための手順もそれぞれ別々に行う必要があ
り、手順が複雑になると同時にスキャン動作のための時
間がかかるという欠点があった。
おいては、同一のプリント板に異なるスキャン系のＬＳ
Ｉが存在する場合、それぞれ独立してスキャン系を設け
ていた。このため、従来においては、スキャンのための
プリント板の外部入力端子が増加するとともに、スキャ
ン動作させるための手順もそれぞれ別々に行う必要があ
り、手順が複雑になると同時にスキャン動作のための時
間がかかるという欠点があった。
【００１４】本発明は上記した従来技術の欠点を改善す
るためになされたものであって、スキャンのためのプリ
ント板の外部端子数を減少させることができるととも
に、スキャン動作させるための手順を統一的に行え、簡
単な手順でスキャン動作を行うことが可能な、異なるス
キャン系を持つＬＳＩのスキャン系接続方式を提供する
ことを目的とする。
るためになされたものであって、スキャンのためのプリ
ント板の外部端子数を減少させることができるととも
に、スキャン動作させるための手順を統一的に行え、簡
単な手順でスキャン動作を行うことが可能な、異なるス
キャン系を持つＬＳＩのスキャン系接続方式を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理説明
図である。本発明は上記課題を解決するため、図１に示
すように、同一のプリント板６上に異なるスキャン系を
持つ複数のＬＳＩ１，２，３，４を搭載したＬＳＩのス
キャン系接続方式において、プリント板６にプリント板
上に搭載された各ＬＳＩ１，２，３，４に共通のスキャ
ン・イン端子ＳＩとスキャン・アウト端子ＳＯを設け、
各ＬＳＩ１，２，３，４のスキャン・イン・ピンＳＩ
１，ＳＩ２．ＳＩ３，ＳＩ４とスキャン・アウト・ピン
ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４を上記プリント板の共
通のスキャン・イン端子ＳＩとスキャン・アウト端子Ｓ
Ｏにシリアルもしくはパラレルに接続することにより、
異なるスキャン系を持つＬＳＩのスキャン動作を行わせ
るようにしたものである。
図である。本発明は上記課題を解決するため、図１に示
すように、同一のプリント板６上に異なるスキャン系を
持つ複数のＬＳＩ１，２，３，４を搭載したＬＳＩのス
キャン系接続方式において、プリント板６にプリント板
上に搭載された各ＬＳＩ１，２，３，４に共通のスキャ
ン・イン端子ＳＩとスキャン・アウト端子ＳＯを設け、
各ＬＳＩ１，２，３，４のスキャン・イン・ピンＳＩ
１，ＳＩ２．ＳＩ３，ＳＩ４とスキャン・アウト・ピン
ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４を上記プリント板の共
通のスキャン・イン端子ＳＩとスキャン・アウト端子Ｓ
Ｏにシリアルもしくはパラレルに接続することにより、
異なるスキャン系を持つＬＳＩのスキャン動作を行わせ
るようにしたものである。
【００１６】
【作用】本発明においては、プリント板６にプリント板
上に搭載された各ＬＳＩ１，２，３，４に共通のスキャ
ン・イン端子ＳＩとスキャン・アウト端子ＳＯを設け、
各ＬＳＩ１，２，３，４のスキャン・イン・ピンＳＩ
１，ＳＩ２．ＳＩ３，ＳＩ４とスキャン・アウト・ピン
ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４を上記プリント板の共
通のスキャン・イン端子ＳＩとスキャン・アウト端子Ｓ
Ｏにシリアルもしくはパラレルに接続したので、プリン
ト板の外部端子数を減少させることができるとともに、
スキャン動作させるための手順を統一的に行え、簡単な
手順でスキャン動作を行うことが可能となる。
上に搭載された各ＬＳＩ１，２，３，４に共通のスキャ
ン・イン端子ＳＩとスキャン・アウト端子ＳＯを設け、
各ＬＳＩ１，２，３，４のスキャン・イン・ピンＳＩ
１，ＳＩ２．ＳＩ３，ＳＩ４とスキャン・アウト・ピン
ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４を上記プリント板の共
通のスキャン・イン端子ＳＩとスキャン・アウト端子Ｓ
Ｏにシリアルもしくはパラレルに接続したので、プリン
ト板の外部端子数を減少させることができるとともに、
スキャン動作させるための手順を統一的に行え、簡単な
手順でスキャン動作を行うことが可能となる。
【００１７】
【実施例】図２は本発明の第１の実施例を示す図であ
り、本実施例は、ＪＴＡＧスキャン形式のＬＳＩを新た
に製作する場合、そのＬＳＩにＴＣＫに同期したＡ，Ｂ
２相のクロックＡ／Ｂ−ＣＫを供給することができるＡ
／Ｂ−ＣＫ発生手段を設け、そのＬＳＩからＡ／Ｂ系／
ＬＳＩにＡ／Ｂ−ＣＫを供給する場合の実施例を示して
いる。
り、本実施例は、ＪＴＡＧスキャン形式のＬＳＩを新た
に製作する場合、そのＬＳＩにＴＣＫに同期したＡ，Ｂ
２相のクロックＡ／Ｂ−ＣＫを供給することができるＡ
／Ｂ−ＣＫ発生手段を設け、そのＬＳＩからＡ／Ｂ系／
ＬＳＩにＡ／Ｂ−ＣＫを供給する場合の実施例を示して
いる。
【００１８】図２（ａ）は本実施例の構成を示す図であ
り、同図において、図９の従来例に示したものと同一の
ものには同一の符号が付されており、本実施例は、図９
に示したＪＴＡＧ／ＬＳＩ１１を上記のようにＡ／Ｂ−
ＣＫを供給することができるＪＴＡＧ／ＬＳＩ１１’に
置換し、そのＡＢ−ＣＫピン１１’ｈよりＡＢ系／ＬＳ
Ｉ２１，２２にＡＢ−ＣＫを供給する実施例を示してい
る。なお、同図において、ＪＴＡＧ／ＬＳＩ１１’の入
出力ピンおよびその各チェーンには「’」を付して示し
ている。
り、同図において、図９の従来例に示したものと同一の
ものには同一の符号が付されており、本実施例は、図９
に示したＪＴＡＧ／ＬＳＩ１１を上記のようにＡ／Ｂ−
ＣＫを供給することができるＪＴＡＧ／ＬＳＩ１１’に
置換し、そのＡＢ−ＣＫピン１１’ｈよりＡＢ系／ＬＳ
Ｉ２１，２２にＡＢ−ＣＫを供給する実施例を示してい
る。なお、同図において、ＪＴＡＧ／ＬＳＩ１１’の入
出力ピンおよびその各チェーンには「’」を付して示し
ている。
【００１９】図２（ａ）の本実施例において、ＪＴＡＧ
／ＬＳＩ１１’，１２およびＡＢ系／ＬＳＩ２１，２２
のスキャン系を動作させる場合には、従来例と同様、Ｔ
ＭＳ端子１４よりＴＭＳ信号を入力し、ＪＴＡＧ／ＬＳ
Ｉ１１’，１２のテスト・モードを設定する。ついで、
ＳＩ端子１３よりスキャン・データを入力するととも
に、ＴＣＫ端子１５よりＴＣＫを入力する。これによ
り、ＪＴＡＧ／ＬＳＩ１１’，１２にテスト・クロック
が与えられるとともに、ＳＩ端子１３より入力されるス
キャン・データがＪＴＡＧ／ＬＳＩ１１’のＳＩピン１
１’ａに与えられ、ＴＭＳ信号の設定に応じてＪＴＡＧ
／ＬＳＩ１１’のＩＲチェーン、ＢＳチェーンもしくは
ＤＴチェーンのスキャン動作が行われる。また、ＪＴＡ
Ｇ／ＬＳＩ１１’はＴＣＫに同期したＡ，Ｂ２相のクロ
ックＡ／Ｂ−ＣＫを生成してＡＢ−ＣＫピン１１ｈ’よ
り出力する。
／ＬＳＩ１１’，１２およびＡＢ系／ＬＳＩ２１，２２
のスキャン系を動作させる場合には、従来例と同様、Ｔ
ＭＳ端子１４よりＴＭＳ信号を入力し、ＪＴＡＧ／ＬＳ
Ｉ１１’，１２のテスト・モードを設定する。ついで、
ＳＩ端子１３よりスキャン・データを入力するととも
に、ＴＣＫ端子１５よりＴＣＫを入力する。これによ
り、ＪＴＡＧ／ＬＳＩ１１’，１２にテスト・クロック
が与えられるとともに、ＳＩ端子１３より入力されるス
キャン・データがＪＴＡＧ／ＬＳＩ１１’のＳＩピン１
１’ａに与えられ、ＴＭＳ信号の設定に応じてＪＴＡＧ
／ＬＳＩ１１’のＩＲチェーン、ＢＳチェーンもしくは
ＤＴチェーンのスキャン動作が行われる。また、ＪＴＡ
Ｇ／ＬＳＩ１１’はＴＣＫに同期したＡ，Ｂ２相のクロ
ックＡ／Ｂ−ＣＫを生成してＡＢ−ＣＫピン１１ｈ’よ
り出力する。
【００２０】ＪＴＡＧ／ＬＳＩ１１’のＳＩピン１１’
ａに入力されたスキャン・データはＬＳＩ１１’のチェ
ーンを介してそのＴＤＯピン１１’ｇに出力され、次段
のＪＴＡＧ／ＬＳＩ１２のＴＤＩピン１２ａに入力され
る。ＪＴＡＧ／ＬＳＩ１２は入力されるＴＤＩ信号によ
り上記と同様にスキャン動作を行い、ＴＤＯ信号をＴＤ
Ｏピン１２ｇに出力する。
ａに入力されたスキャン・データはＬＳＩ１１’のチェ
ーンを介してそのＴＤＯピン１１’ｇに出力され、次段
のＪＴＡＧ／ＬＳＩ１２のＴＤＩピン１２ａに入力され
る。ＪＴＡＧ／ＬＳＩ１２は入力されるＴＤＩ信号によ
り上記と同様にスキャン動作を行い、ＴＤＯ信号をＴＤ
Ｏピン１２ｇに出力する。
【００２１】ＪＴＡＧ／ＬＳＩ１２が出力するＴＤＯ信
号は、次段に設けられたＡ／Ｂ系ＬＳＩ２１に与えられ
る。Ａ／Ｂ系ＬＳＩ２１のＡ／Ｂ−ＣＫピン２１ｂに
は、ＪＴＡＧ／ＬＳＩ１１’が出力するＡＢ−ＣＫが与
えれており、そのＳＩピン２１ａよりＪＴＡＧ／ＬＳＩ
１２が出力するスキャン・データが入力されると、ＤＴ
チェーンのスキャン動作が行われる。
号は、次段に設けられたＡ／Ｂ系ＬＳＩ２１に与えられ
る。Ａ／Ｂ系ＬＳＩ２１のＡ／Ｂ−ＣＫピン２１ｂに
は、ＪＴＡＧ／ＬＳＩ１１’が出力するＡＢ−ＣＫが与
えれており、そのＳＩピン２１ａよりＪＴＡＧ／ＬＳＩ
１２が出力するスキャン・データが入力されると、ＤＴ
チェーンのスキャン動作が行われる。
【００２２】Ａ／Ｂ系ＬＳＩ２１のＳＩピン２１ａに入
力されたスキャン・データはＬＳＩ２１のＤＴチェーン
を介してそのＳＯピン２１ｃに出力され、次段のＡ／Ｂ
系ＬＳＩ２２のＳＩピン２２ａに入力される。Ａ／Ｂ系
ＬＳＩ２２は入力されるＳＩ信号により上記と同様にス
キャン動作を行い、ＳＯ信号をＳＯピン２２ｃに出力す
る。このＳＯ信号はプリント板のＳＯ端子２５より外部
に出力される。
力されたスキャン・データはＬＳＩ２１のＤＴチェーン
を介してそのＳＯピン２１ｃに出力され、次段のＡ／Ｂ
系ＬＳＩ２２のＳＩピン２２ａに入力される。Ａ／Ｂ系
ＬＳＩ２２は入力されるＳＩ信号により上記と同様にス
キャン動作を行い、ＳＯ信号をＳＯピン２２ｃに出力す
る。このＳＯ信号はプリント板のＳＯ端子２５より外部
に出力される。
【００２３】図２（ｂ）は図２（ａ）に示す実施例にお
ける各スキャン系動作時のチェーン長を示す図であり、
同図において、ＪＴＡＧはＪＴＡＧ／ＬＳＩ１１’，１
２を示し、ＡＸ，ＡＹはそれぞれＡＢ系／ＬＳＩ２１，
２２を示している。また、ＩＲ，ＢＳ，ＤＴはそれぞ
れ、ＩＲチェーン、ＢＳチェーン、ＤＴチェーンを示し
ており、添字「Ｊ１」，「Ｊ２」等が付されたＩＲ，Ｂ
Ｓ，ＤＴは各チェーン長を示し、ＩＲ，ＢＳ，ＤＴに付
された添字「Ｊ１」，「Ｊ２」，「ＡＸ」，「ＡＹ」は
それぞれ、ＪＴＡＧ／ＬＳＩ１１’，１２，ＡＢ系／Ｌ
ＳＩ２１，２２の各チェーンを示している。さらに、同
図の丸印はそのチェーンのＦＦがシフトされる場合を示
し、×印はシフトされない場合を表している。
ける各スキャン系動作時のチェーン長を示す図であり、
同図において、ＪＴＡＧはＪＴＡＧ／ＬＳＩ１１’，１
２を示し、ＡＸ，ＡＹはそれぞれＡＢ系／ＬＳＩ２１，
２２を示している。また、ＩＲ，ＢＳ，ＤＴはそれぞ
れ、ＩＲチェーン、ＢＳチェーン、ＤＴチェーンを示し
ており、添字「Ｊ１」，「Ｊ２」等が付されたＩＲ，Ｂ
Ｓ，ＤＴは各チェーン長を示し、ＩＲ，ＢＳ，ＤＴに付
された添字「Ｊ１」，「Ｊ２」，「ＡＸ」，「ＡＹ」は
それぞれ、ＪＴＡＧ／ＬＳＩ１１’，１２，ＡＢ系／Ｌ
ＳＩ２１，２２の各チェーンを示している。さらに、同
図の丸印はそのチェーンのＦＦがシフトされる場合を示
し、×印はシフトされない場合を表している。
【００２４】図２（ｂ）に示すように、図２（ａ）にお
いてＪＴＡＧ／ＬＳＩ１１’，１２のＩＲチェーンのチ
ェーン動作を行う場合、そのチェーン長は同図に示すよ
うに、「ＩＲJ1＋ＩＲJ2＋ＤＴAX＋ＤＴAY」となり、ま
た、ＪＴＡＧ／ＬＳＩ１１’，１２のＢＳチェーンのチ
ェーン動作を行う場合、そのチェーン長は同図に示すよ
うに、「ＢＳJ1＋ＢＳJ2＋ＤＴAX＋ＤＴAY」となり、同
様に、ＪＴＡＧ／ＬＳＩ１１’，１２のＤＴチェーンの
チェーン動作を行う場合、そのチェーン長は同図に示す
ように、「ＤＴJ1＋ＤＴJ2＋ＤＴAX＋ＤＴAY」となる。
いてＪＴＡＧ／ＬＳＩ１１’，１２のＩＲチェーンのチ
ェーン動作を行う場合、そのチェーン長は同図に示すよ
うに、「ＩＲJ1＋ＩＲJ2＋ＤＴAX＋ＤＴAY」となり、ま
た、ＪＴＡＧ／ＬＳＩ１１’，１２のＢＳチェーンのチ
ェーン動作を行う場合、そのチェーン長は同図に示すよ
うに、「ＢＳJ1＋ＢＳJ2＋ＤＴAX＋ＤＴAY」となり、同
様に、ＪＴＡＧ／ＬＳＩ１１’，１２のＤＴチェーンの
チェーン動作を行う場合、そのチェーン長は同図に示す
ように、「ＤＴJ1＋ＤＴJ2＋ＤＴAX＋ＤＴAY」となる。
【００２５】また、本実施例のチェーン数は図２（ｂ）
から明らかなように、「ＩＲ１１’ｄ→ＩＲ１２ｄ→Ｄ
Ｔ２１ｄ→ＤＴ２２ｄ」、「ＢＳ１１’ｅ→ＢＳ１２ｅ
→ＤＴ２１ｄ→ＤＴ２２ｄ」、「ＤＴ１１’ｆ→ＤＴ１
２ｆ→ＤＴ２１ｄ→ＤＴ２２ｄ」の「３」となり、ＪＴ
ＡＧ／ＬＳＩの最大チェーン数と等しくなる。さらに、
本実施例においては、ＡＢ系／ＬＳＩ２１，２２のＤＴ
チェーンは複数チェーンに共用され、ＪＴＡＧ／ＬＳＩ
のＩＲチェーン、ＢＳチェーンをスキャンするときは、
ＡＢ系／ＬＳＩ２１，２２のＤＴチェーン長を考慮する
必要がある。
から明らかなように、「ＩＲ１１’ｄ→ＩＲ１２ｄ→Ｄ
Ｔ２１ｄ→ＤＴ２２ｄ」、「ＢＳ１１’ｅ→ＢＳ１２ｅ
→ＤＴ２１ｄ→ＤＴ２２ｄ」、「ＤＴ１１’ｆ→ＤＴ１
２ｆ→ＤＴ２１ｄ→ＤＴ２２ｄ」の「３」となり、ＪＴ
ＡＧ／ＬＳＩの最大チェーン数と等しくなる。さらに、
本実施例においては、ＡＢ系／ＬＳＩ２１，２２のＤＴ
チェーンは複数チェーンに共用され、ＪＴＡＧ／ＬＳＩ
のＩＲチェーン、ＢＳチェーンをスキャンするときは、
ＡＢ系／ＬＳＩ２１，２２のＤＴチェーン長を考慮する
必要がある。
【００２６】図３は本発明の第２の実施例を示す図であ
り、本実施例は、第１の実施例と同様、ＪＴＡＧ／ＬＳ
ＩからＡＢ系／ＬＳＩにＡ／Ｂ−ＣＫを供給する場合の
実施例を示している。図３（ａ）は本実施例の構成を示
す図であり、同図において、図２の第１の実施例に示し
たものと同一のものには同一の符号が付されており、本
実施例は、第１の実施例にインヒビット回路３０、マル
チ・プレクサ３１を追加するとともに、ＪＴＡＧ／ＬＳ
Ｉ１１’にバイパス信号を発生するＢＹＰＳピン１１’
ｉを付加し、ＪＴＡＧ／ＬＳＩ１１’、１２のＩＲチェ
ーン、ＢＳチェーンのスキャン動作を行う場合、バイパ
ス・フラグが設定されて、ＢＹＰＳピン１１’ｉよりバ
イパス信号が出力され、ＡＢ系／ＬＳＩをバイパスする
ように構成したものであり、その他の動作は図２に示し
た第１の実施例と同様である。
り、本実施例は、第１の実施例と同様、ＪＴＡＧ／ＬＳ
ＩからＡＢ系／ＬＳＩにＡ／Ｂ−ＣＫを供給する場合の
実施例を示している。図３（ａ）は本実施例の構成を示
す図であり、同図において、図２の第１の実施例に示し
たものと同一のものには同一の符号が付されており、本
実施例は、第１の実施例にインヒビット回路３０、マル
チ・プレクサ３１を追加するとともに、ＪＴＡＧ／ＬＳ
Ｉ１１’にバイパス信号を発生するＢＹＰＳピン１１’
ｉを付加し、ＪＴＡＧ／ＬＳＩ１１’、１２のＩＲチェ
ーン、ＢＳチェーンのスキャン動作を行う場合、バイパ
ス・フラグが設定されて、ＢＹＰＳピン１１’ｉよりバ
イパス信号が出力され、ＡＢ系／ＬＳＩをバイパスする
ように構成したものであり、その他の動作は図２に示し
た第１の実施例と同様である。
【００２７】図３（ａ）において、ＪＴＡＧ／ＬＳＩ１
１’、１２のＩＲチェーン、ＢＳチェーンをスキャンす
る場合には、ＪＴＡＧ／ＬＳＩ１１’のバイパス・フラ
グがセットされ、ＢＹＰＳピン１１’ｉよりバイパス信
号が出力される。この信号により、インヒビット回路３
０が閉じ、ＡＢ系／ＬＳＩへのＡＢ−ＣＫの供給が止め
られる。また、マルチ・プレクサ３１はＪＴＡＧ／ＬＳ
Ｉ１２のＴＤＯ信号を選択してプリント板のＳＯ端子２
５に出力する。
１’、１２のＩＲチェーン、ＢＳチェーンをスキャンす
る場合には、ＪＴＡＧ／ＬＳＩ１１’のバイパス・フラ
グがセットされ、ＢＹＰＳピン１１’ｉよりバイパス信
号が出力される。この信号により、インヒビット回路３
０が閉じ、ＡＢ系／ＬＳＩへのＡＢ−ＣＫの供給が止め
られる。また、マルチ・プレクサ３１はＪＴＡＧ／ＬＳ
Ｉ１２のＴＤＯ信号を選択してプリント板のＳＯ端子２
５に出力する。
【００２８】したがって、ＪＴＡＧ／ＬＳＩ１２のＴＤ
Ｏ信号はＡＢ系／ＬＳＩ２１，２２をバイパスして端子
ＳＯ２５より出力される。また、ＪＴＡＧ／ＬＳＩ１
１’、１２のＤＴチェーンをスキャンする場合には、バ
イパス・フラグがオフとなり、インヒビット回路３０が
開き、ＡＢ系／ＬＳＩへＡＢ−ＣＫが供給され、また、
マルチ・プレクサ３１はＡＢ系／ＬＳＩ２２のＳＯ信号
を選択してプリント板のＳＯ端子２５に出力する。
Ｏ信号はＡＢ系／ＬＳＩ２１，２２をバイパスして端子
ＳＯ２５より出力される。また、ＪＴＡＧ／ＬＳＩ１
１’、１２のＤＴチェーンをスキャンする場合には、バ
イパス・フラグがオフとなり、インヒビット回路３０が
開き、ＡＢ系／ＬＳＩへＡＢ−ＣＫが供給され、また、
マルチ・プレクサ３１はＡＢ系／ＬＳＩ２２のＳＯ信号
を選択してプリント板のＳＯ端子２５に出力する。
【００２９】したがって、ＪＴＡＧ／ＬＳＩ１２のＴＤ
Ｏ信号はＡＢ系／ＬＳＩ２１，２２を介してＳＯ端子２
５より出力される。図３（ｂ）は図３（ａ）に示す実施
例における各スキャン系動作時のチェーン長を示す図で
あり、同図に示される「ＢＹＰＳ」は上記したバイパス
・フラグのセット状態を示し、その他の各記号は図２
（ｂ）において説明したものと同様である。
Ｏ信号はＡＢ系／ＬＳＩ２１，２２を介してＳＯ端子２
５より出力される。図３（ｂ）は図３（ａ）に示す実施
例における各スキャン系動作時のチェーン長を示す図で
あり、同図に示される「ＢＹＰＳ」は上記したバイパス
・フラグのセット状態を示し、その他の各記号は図２
（ｂ）において説明したものと同様である。
【００３０】本実施例のチェーン数は第１の実施例と同
様、ＪＴＡＧ／ＬＳＩの最大チェーン数と等しくなり、
また、ＡＢ系／ＬＳＩ２１，２２のＤＴチェーンは複数
チェーンに共用されず、ＪＴＡＧ／ＬＳＩのＩＲチェー
ン、ＢＳチェーンをスキャンするときに、ＡＢ系／ＬＳ
Ｉ２１，２２のＤＴチェーン長を考慮する必要がない。
様、ＪＴＡＧ／ＬＳＩの最大チェーン数と等しくなり、
また、ＡＢ系／ＬＳＩ２１，２２のＤＴチェーンは複数
チェーンに共用されず、ＪＴＡＧ／ＬＳＩのＩＲチェー
ン、ＢＳチェーンをスキャンするときに、ＡＢ系／ＬＳ
Ｉ２１，２２のＤＴチェーン長を考慮する必要がない。
【００３１】なお、本実施例においては、バイパス信号
をＪＴＡＧ／ＬＳＩのＢＹＰＳピン１１’ｉより供給し
ているが、バイパス信号をプリント板外部端子から供給
することもできる。図４は本発明の第３の実施例を示す
図であり、本実施例は、第１、第２の実施例と同様、Ｊ
ＴＡＧ／ＬＳＩからＡＢ系／ＬＳＩにＡ／Ｂ−ＣＫを供
給する場合の実施例を示している。
をＪＴＡＧ／ＬＳＩのＢＹＰＳピン１１’ｉより供給し
ているが、バイパス信号をプリント板外部端子から供給
することもできる。図４は本発明の第３の実施例を示す
図であり、本実施例は、第１、第２の実施例と同様、Ｊ
ＴＡＧ／ＬＳＩからＡＢ系／ＬＳＩにＡ／Ｂ−ＣＫを供
給する場合の実施例を示している。
【００３２】図４（ａ）は本実施例の構成を示す図であ
り、同図において、図３の第２の実施例に示したものと
同一のものには同一の符号が付されており、本実施例
は、ＪＴＡＧ／ＬＳＩ１１’、１２のＩＲチェーン、Ｂ
Ｓチェーン、ＤＴチェーンのスキャン動作を行う場合、
バイパス・フラグが設定され、ＡＢ系／ＬＳＩのチェー
ンをスキップするようにし、また、バイパス・フラグが
設定されていないときは、ＡＢ系／ＬＳＩのチェーンが
独立にスキャン動作するように構成したものであり、そ
の他の動作は図３に示した第２の実施例と同様である。
り、同図において、図３の第２の実施例に示したものと
同一のものには同一の符号が付されており、本実施例
は、ＪＴＡＧ／ＬＳＩ１１’、１２のＩＲチェーン、Ｂ
Ｓチェーン、ＤＴチェーンのスキャン動作を行う場合、
バイパス・フラグが設定され、ＡＢ系／ＬＳＩのチェー
ンをスキップするようにし、また、バイパス・フラグが
設定されていないときは、ＡＢ系／ＬＳＩのチェーンが
独立にスキャン動作するように構成したものであり、そ
の他の動作は図３に示した第２の実施例と同様である。
【００３３】図４（ａ）において、ＪＴＡＧ／ＬＳＩ１
１’、１２のＩＲチェーン、ＢＳチェーン、ＤＴチェー
ンをスキャンする場合には、ＪＴＡＧ／ＬＳＩ１１’の
バイパス・フラグがセットされ、ＢＹＰＳピン１１’ｉ
よりバイパス信号が出力される。この信号により、イン
ヒビット回路３０が閉じ、ＡＢ系／ＬＳＩへのＡＢ−Ｃ
Ｋの供給が止められる。また、マルチ・プレクサ３１は
ＪＴＡＧ／ＬＳＩ１２のＴＤＯ信号を選択してプリント
板のＳＯ端子２５に出力する。
１’、１２のＩＲチェーン、ＢＳチェーン、ＤＴチェー
ンをスキャンする場合には、ＪＴＡＧ／ＬＳＩ１１’の
バイパス・フラグがセットされ、ＢＹＰＳピン１１’ｉ
よりバイパス信号が出力される。この信号により、イン
ヒビット回路３０が閉じ、ＡＢ系／ＬＳＩへのＡＢ−Ｃ
Ｋの供給が止められる。また、マルチ・プレクサ３１は
ＪＴＡＧ／ＬＳＩ１２のＴＤＯ信号を選択してプリント
板のＳＯ端子２５に出力する。
【００３４】したがって、ＪＴＡＧ／ＬＳＩ１２のＴＤ
Ｏ信号はＡＢ系／ＬＳＩ２１，２２をスキップしてＳＯ
端子２５より出力される。また、バイパス・フラグが設
定されていない場合には、インヒビット回路３０が開
き、ＡＢ系／ＬＳＩへＡＢ−ＣＫが供給され、また、マ
ルチ・プレクサ３１はＡＢ系／ＬＳＩ２２のＳＯ信号を
選択してプリント板のＳＯ端子２５に出力する。
Ｏ信号はＡＢ系／ＬＳＩ２１，２２をスキップしてＳＯ
端子２５より出力される。また、バイパス・フラグが設
定されていない場合には、インヒビット回路３０が開
き、ＡＢ系／ＬＳＩへＡＢ−ＣＫが供給され、また、マ
ルチ・プレクサ３１はＡＢ系／ＬＳＩ２２のＳＯ信号を
選択してプリント板のＳＯ端子２５に出力する。
【００３５】したがって、プリント板のＳＩ端子１３に
入力されるスキャン・データは直接ＡＢ系／ＬＳＩ２１
のＳＩピン２１ａに与えられ、ＬＳＩ２１，２２を介し
てＳＯ端子２５より出力される。図４（ｂ）は図４
（ａ）に示す実施例における各スキャン系動作時のチェ
ーン長を示す図であり、同図に示される各記号は図３
（ｂ）のものと同様である。
入力されるスキャン・データは直接ＡＢ系／ＬＳＩ２１
のＳＩピン２１ａに与えられ、ＬＳＩ２１，２２を介し
てＳＯ端子２５より出力される。図４（ｂ）は図４
（ａ）に示す実施例における各スキャン系動作時のチェ
ーン長を示す図であり、同図に示される各記号は図３
（ｂ）のものと同様である。
【００３６】本実施例のチェーン数は、ＪＴＡＧ／ＬＳ
Ｉの最大チェーン数＋１（ＡＢ系／ＬＳＩ２１，２２の
ＤＴチェーン）となり、また、ＡＢ系／ＬＳＩ２１，２
２のＤＴチェーンは複数チェーンに共用されず、ＪＴＡ
Ｇ／ＬＳＩのＩＲチェーン、ＢＳチェーンをスキャンす
るときに、ＡＢ系／ＬＳＩ２１，２２のＤＴチェーン長
を考慮する必要がない。本実施例の方式は最も単純でわ
かり易い。
Ｉの最大チェーン数＋１（ＡＢ系／ＬＳＩ２１，２２の
ＤＴチェーン）となり、また、ＡＢ系／ＬＳＩ２１，２
２のＤＴチェーンは複数チェーンに共用されず、ＪＴＡ
Ｇ／ＬＳＩのＩＲチェーン、ＢＳチェーンをスキャンす
るときに、ＡＢ系／ＬＳＩ２１，２２のＤＴチェーン長
を考慮する必要がない。本実施例の方式は最も単純でわ
かり易い。
【００３７】なお、本実施例においては、バイパス信号
をＪＴＡＧ／ＬＳＩのＢＹＰＳピン１１’ｉより供給し
ているが、バイパス信号をプリント板外部端子から供給
することもできる。図５は本発明の第４の実施例を示す
図であり、本実施例は、第１、第２、第３の実施例と同
様、ＪＴＡＧ／ＬＳＩからＡＢ系／ＬＳＩにＡ／Ｂ−Ｃ
Ｋを供給する場合の実施例を示している。
をＪＴＡＧ／ＬＳＩのＢＹＰＳピン１１’ｉより供給し
ているが、バイパス信号をプリント板外部端子から供給
することもできる。図５は本発明の第４の実施例を示す
図であり、本実施例は、第１、第２、第３の実施例と同
様、ＪＴＡＧ／ＬＳＩからＡＢ系／ＬＳＩにＡ／Ｂ−Ｃ
Ｋを供給する場合の実施例を示している。
【００３８】図５（ａ）は本実施例の構成を示す図であ
り、同図において、図２の第１の実施例に示したものと
同一のものには同一の符号が付されており、本実施例
は、第１の実施例のＪＴＡＧ／ＬＳＩ１１’にＳＩＸピ
ン１１’ｊおよびＳＯＸピン１１’ｋを設け、ＳＩＸピ
ン１１’ｊに入力されるスキャン・データをＴＤＯピン
１１’ｇより出力できるようにするとともに、ＴＤＩピ
ン１１’ａより入力される信号をＳＯＸピン１１’ｋよ
り出力できるようにし、ＡＢ系／ＬＳＩ２１，２２のチ
ェーンが、Ａ／Ｂ−ＣＫを供給しているＪＴＡＧ／ＬＳ
Ｉ１１’の一部と見えるように構成したものであり、そ
の他の動作は図２に示した第１の実施例と同様である。
り、同図において、図２の第１の実施例に示したものと
同一のものには同一の符号が付されており、本実施例
は、第１の実施例のＪＴＡＧ／ＬＳＩ１１’にＳＩＸピ
ン１１’ｊおよびＳＯＸピン１１’ｋを設け、ＳＩＸピ
ン１１’ｊに入力されるスキャン・データをＴＤＯピン
１１’ｇより出力できるようにするとともに、ＴＤＩピ
ン１１’ａより入力される信号をＳＯＸピン１１’ｋよ
り出力できるようにし、ＡＢ系／ＬＳＩ２１，２２のチ
ェーンが、Ａ／Ｂ−ＣＫを供給しているＪＴＡＧ／ＬＳ
Ｉ１１’の一部と見えるように構成したものであり、そ
の他の動作は図２に示した第１の実施例と同様である。
【００３９】図５（ａ）において、ＪＴＡＧ／ＬＳＩ１
１’、１２のＩＲチェーン、ＢＳチェーン、ＤＴチェー
ンをスキャンする場合には、ＪＴＡＧ／ＬＳＩ１１’か
らＡＢ系／ＬＳＩへのＡＢ−ＣＫの供給を止め、ＪＴＡ
Ｇ／ＬＳＩ１１’のＴＤＩピン１１’ａよりスキャン・
データを入力する。ＪＴＡＧ／ＬＳＩ１１’のＴＤＩピ
ン１１’ａより入力されるスキャン・データはＪＴＡＧ
／ＬＳＩ１１’のＩＲチェーン、ＢＳチェーンもしくは
ＤＴチェーンを介してＪＴＡＧ／ＬＳＩ１１’のＴＤＯ
ピン１１’ｇに出力される。
１’、１２のＩＲチェーン、ＢＳチェーン、ＤＴチェー
ンをスキャンする場合には、ＪＴＡＧ／ＬＳＩ１１’か
らＡＢ系／ＬＳＩへのＡＢ−ＣＫの供給を止め、ＪＴＡ
Ｇ／ＬＳＩ１１’のＴＤＩピン１１’ａよりスキャン・
データを入力する。ＪＴＡＧ／ＬＳＩ１１’のＴＤＩピ
ン１１’ａより入力されるスキャン・データはＪＴＡＧ
／ＬＳＩ１１’のＩＲチェーン、ＢＳチェーンもしくは
ＤＴチェーンを介してＪＴＡＧ／ＬＳＩ１１’のＴＤＯ
ピン１１’ｇに出力される。
【００４０】ＴＤＯピン１１’ｇに出力されるスキャン
・データは次段のＪＴＡＧ／ＬＳＩ１２のＴＤＩピン１
２ａに入力され、上記と同様にＪＴＡＧ／ＬＳＩ１２を
介してＪＴＡＧ／ＬＳＩ１２のＴＤＯピン１２ｇより出
力され、プリント板のＳＯ端子２５より出力される。ま
た、ＡＢ系／ＬＳＩ２１，２２のＤＴチェーンをスキャ
ンする場合には、ＪＴＡＧ／ＬＳＩ１１’からＡＢ系／
ＬＳＩへＡＢ−ＣＫを供給するとともに、ＪＴＡＧ／Ｌ
ＳＩ１１’のＩＲチェーン、ＢＳチェーンおよびＤＴチ
ェーンを停止させる。さらに、ＪＴＡＧ／ＬＳＩ１２を
バイパス・モードにセットして、ＪＴＡＧ／ＬＳＩ１２
のＴＤＩピン１２ａに入力されるスキャン・データをそ
の出力ピンＴＤＯ１２ｇにバイパスさせる。
・データは次段のＪＴＡＧ／ＬＳＩ１２のＴＤＩピン１
２ａに入力され、上記と同様にＪＴＡＧ／ＬＳＩ１２を
介してＪＴＡＧ／ＬＳＩ１２のＴＤＯピン１２ｇより出
力され、プリント板のＳＯ端子２５より出力される。ま
た、ＡＢ系／ＬＳＩ２１，２２のＤＴチェーンをスキャ
ンする場合には、ＪＴＡＧ／ＬＳＩ１１’からＡＢ系／
ＬＳＩへＡＢ−ＣＫを供給するとともに、ＪＴＡＧ／Ｌ
ＳＩ１１’のＩＲチェーン、ＢＳチェーンおよびＤＴチ
ェーンを停止させる。さらに、ＪＴＡＧ／ＬＳＩ１２を
バイパス・モードにセットして、ＪＴＡＧ／ＬＳＩ１２
のＴＤＩピン１２ａに入力されるスキャン・データをそ
の出力ピンＴＤＯ１２ｇにバイパスさせる。
【００４１】次に、ＪＴＡＧ／ＬＳＩ１１’のＴＤＩピ
ン１１’ａよりスキャン・データを入力すると、このス
キャン・データはＪＴＡＧ／ＬＳＩ１１’を介してＳＯ
Ｘピン１１’ｋより出力され、ＡＢ系／ＬＳＩ２１のＳ
Ｉピン２１ａに入力される。ＡＢ系／ＬＳＩ２１のＳＩ
ピン２１ａに入力されたスキャン・データはＡＢ系／Ｌ
ＳＩ２１，２２のＤＴチェーンを介してＡＢ系／ＬＳＩ
２２のＳＯピン２２ｅよりＪＴＡＧ／ＬＳＩ１１’のＳ
ＩＸピン１１’ｊに入力され、ＪＴＡＧ／ＬＳＩ１２の
ＴＤＩピン１２ａに与えられる。このスキャン・データ
はＪＴＡＧ／ＬＳＩ１２をバイパスしてそのＴＤＯピン
１２ｇに出力され、プリント板のＳＯ端子２５より外部
に出力される。
ン１１’ａよりスキャン・データを入力すると、このス
キャン・データはＪＴＡＧ／ＬＳＩ１１’を介してＳＯ
Ｘピン１１’ｋより出力され、ＡＢ系／ＬＳＩ２１のＳ
Ｉピン２１ａに入力される。ＡＢ系／ＬＳＩ２１のＳＩ
ピン２１ａに入力されたスキャン・データはＡＢ系／Ｌ
ＳＩ２１，２２のＤＴチェーンを介してＡＢ系／ＬＳＩ
２２のＳＯピン２２ｅよりＪＴＡＧ／ＬＳＩ１１’のＳ
ＩＸピン１１’ｊに入力され、ＪＴＡＧ／ＬＳＩ１２の
ＴＤＩピン１２ａに与えられる。このスキャン・データ
はＪＴＡＧ／ＬＳＩ１２をバイパスしてそのＴＤＯピン
１２ｇに出力され、プリント板のＳＯ端子２５より外部
に出力される。
【００４２】本実施例の方法をとることにより、全体の
スキャン系をＪＴＡＧ／ＬＳＩのみのスキャン系として
統一的に処理することが可能となる。図５（ｂ）は図５
（ａ）に示す実施例における各スキャン系動作時のチェ
ーン長を示す図であり、同図に示される各記号は図２
（ｂ）のものと同様である。本実施例のチェーン数は、
ＪＴＡＧ／ＬＳＩの最大チェーン数＋１（ＡＢ系／ＬＳ
Ｉ２１，２２のＤＴチェーン）となり、また、ＡＢ系／
ＬＳＩ２１，２２のＤＴチェーンは複数チェーンに共用
されず、ＪＴＡＧ／ＬＳＩのＩＲチェーン、ＢＳチェー
ンをスキャンするときに、ＡＢ系／ＬＳＩ２１，２２の
ＤＴチェーン長を考慮する必要がない。
スキャン系をＪＴＡＧ／ＬＳＩのみのスキャン系として
統一的に処理することが可能となる。図５（ｂ）は図５
（ａ）に示す実施例における各スキャン系動作時のチェ
ーン長を示す図であり、同図に示される各記号は図２
（ｂ）のものと同様である。本実施例のチェーン数は、
ＪＴＡＧ／ＬＳＩの最大チェーン数＋１（ＡＢ系／ＬＳ
Ｉ２１，２２のＤＴチェーン）となり、また、ＡＢ系／
ＬＳＩ２１，２２のＤＴチェーンは複数チェーンに共用
されず、ＪＴＡＧ／ＬＳＩのＩＲチェーン、ＢＳチェー
ンをスキャンするときに、ＡＢ系／ＬＳＩ２１，２２の
ＤＴチェーン長を考慮する必要がない。
【００４３】図６は本発明の第５の実施例を示す図であ
り、本実施例は図２の実施例において、Ａ，Ｂ相クロッ
クＡ／Ｂ−ＣＫを生成する回路を持たない市販のＪＴＡ
Ｇ／ＬＳＩを用いた実施例を示している。本実施例にお
いては、図２からＪＴＡＧ／ＬＳＩ１１’を除去し、Ｔ
ＣＫと共通なＡ相クロックをプリント板外部で生成し
て、ＴＣＫ／ＡＣＫ端子６１を介して供給するととも
に、Ｂ相クロックをプリント板の外部からＢＣＫ端子６
２を介して供給するように構成したものであり、その動
作は図２に示したものと同様である。
り、本実施例は図２の実施例において、Ａ，Ｂ相クロッ
クＡ／Ｂ−ＣＫを生成する回路を持たない市販のＪＴＡ
Ｇ／ＬＳＩを用いた実施例を示している。本実施例にお
いては、図２からＪＴＡＧ／ＬＳＩ１１’を除去し、Ｔ
ＣＫと共通なＡ相クロックをプリント板外部で生成し
て、ＴＣＫ／ＡＣＫ端子６１を介して供給するととも
に、Ｂ相クロックをプリント板の外部からＢＣＫ端子６
２を介して供給するように構成したものであり、その動
作は図２に示したものと同様である。
【００４４】図７は本発明の第６の実施例を示す図であ
り、図３の実施例においてＪＴＡＧ／ＬＳＩ１１’を除
去し、Ａ，Ｂ相クロックＡ／Ｂ−ＣＫを生成する回路を
持たない市販のＪＴＡＧ／ＬＳＩを用いた実施例であ
り、本実施例においては、Ａ相クロックをＴＣＫと共通
として、プリント板の外部からＴＣＫ／ＡＣＫ端子６１
を介して供給するとともに、Ｂ相クロックをプリント板
の外部からＢＣＫ端子６２を介して供給し、また、バイ
パス信号をプリント板の外部からＢＹＰＳ端子６３より
供給するように構成したものであり、その動作は図３に
示したものと同様である。
り、図３の実施例においてＪＴＡＧ／ＬＳＩ１１’を除
去し、Ａ，Ｂ相クロックＡ／Ｂ−ＣＫを生成する回路を
持たない市販のＪＴＡＧ／ＬＳＩを用いた実施例であ
り、本実施例においては、Ａ相クロックをＴＣＫと共通
として、プリント板の外部からＴＣＫ／ＡＣＫ端子６１
を介して供給するとともに、Ｂ相クロックをプリント板
の外部からＢＣＫ端子６２を介して供給し、また、バイ
パス信号をプリント板の外部からＢＹＰＳ端子６３より
供給するように構成したものであり、その動作は図３に
示したものと同様である。
【００４５】図８は本発明の第７の実施例を示す図であ
り、図４の実施例においてＪＴＡＧ／ＬＳＩ１１’を除
去し、Ａ，Ｂ相クロックＡ／Ｂ−ＣＫを生成する回路を
持たない市販のＪＴＡＧ／ＬＳＩを用いた実施例であ
り、本実施例においては、Ａ相クロックをＴＣＫと共通
として、プリント板の外部からＴＣＫ／ＡＣＫ端子６１
を介して供給するとともに、Ｂ相クロックをプリント板
の外部からＢＣＫ端子６２を介して供給し、また、バイ
パス信号をプリント板の外部からＢＹＰＳ端子６３より
供給するように構成したものであり、その動作は図４に
示したものと同様である。
り、図４の実施例においてＪＴＡＧ／ＬＳＩ１１’を除
去し、Ａ，Ｂ相クロックＡ／Ｂ−ＣＫを生成する回路を
持たない市販のＪＴＡＧ／ＬＳＩを用いた実施例であ
り、本実施例においては、Ａ相クロックをＴＣＫと共通
として、プリント板の外部からＴＣＫ／ＡＣＫ端子６１
を介して供給するとともに、Ｂ相クロックをプリント板
の外部からＢＣＫ端子６２を介して供給し、また、バイ
パス信号をプリント板の外部からＢＹＰＳ端子６３より
供給するように構成したものであり、その動作は図４に
示したものと同様である。
【００４６】なお、図６ないし図８においては、Ａ相、
Ｂ相の２相クロックＡ／Ｂ−ＣＫをプリント板の外部か
ら供給する実施例を示したが、プリント板上にＡ相、Ｂ
相の２相クロックを生成する回路を設けることにより、
図２ないし図４の実施例と同様、外部からＡ相、Ｂ相の
２相クロックを供給せずにスキャン動作を行わせること
もできる。また、同様にして、図７、図８の実施例にお
いて、バイパス信号をプリント板上で生成することもで
きる。
Ｂ相の２相クロックＡ／Ｂ−ＣＫをプリント板の外部か
ら供給する実施例を示したが、プリント板上にＡ相、Ｂ
相の２相クロックを生成する回路を設けることにより、
図２ないし図４の実施例と同様、外部からＡ相、Ｂ相の
２相クロックを供給せずにスキャン動作を行わせること
もできる。また、同様にして、図７、図８の実施例にお
いて、バイパス信号をプリント板上で生成することもで
きる。
【００４７】
【発明の効果】以上説明したことから明らかなように、
本発明においては、プリント板にプリント板上に搭載さ
れた各ＬＳＩに共通のスキャン・イン端子とスキャン・
アウト端子を設け、各ＬＳＩのスキャン・イン・ピンと
スキャン・アウト・ピンを上記プリント板の共通のスキ
ャン・イン端子とスキャン・アウト端子にシリアルもし
くはパラレルに接続したので、異なるスキャン系を持つ
ＬＳＩのスキャン動作を行うに際して、プリント板の外
部端子数を減少させることができる。
本発明においては、プリント板にプリント板上に搭載さ
れた各ＬＳＩに共通のスキャン・イン端子とスキャン・
アウト端子を設け、各ＬＳＩのスキャン・イン・ピンと
スキャン・アウト・ピンを上記プリント板の共通のスキ
ャン・イン端子とスキャン・アウト端子にシリアルもし
くはパラレルに接続したので、異なるスキャン系を持つ
ＬＳＩのスキャン動作を行うに際して、プリント板の外
部端子数を減少させることができる。
【００４８】また、スキャン動作させるための手順を統
一的に行え、簡単な手順でスキャン動作を行うことが可
能となり、スキャン動作のための時間を少なくすること
ができる。
一的に行え、簡単な手順でスキャン動作を行うことが可
能となり、スキャン動作のための時間を少なくすること
ができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施例を示す図である。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５】本発明の第４の実施例を示す図である。
【図６】本発明の第５の実施例を示す図である。
【図７】本発明の第６の実施例を示す図である。
【図８】本発明の第７の実施例を示す図である。
【図９】従来例を示す図である。
１，２，３，４，１１，１２，２１，２２ ＬＳＩ ６ プリント
板 １１’ａ，１２ａ ＴＤＩピ
ン １１’ｂ，１２ｂ ＴＭＳピ
ン １１’ｃ，１２ｃ ＴＣＫピ
ン １１’ｇ，１２ｇ ＴＤＯピ
ン １１’ｈ ＡＢ−Ｃ
Ｋピン １１’ｄ，１２ｄ ＩＲチェ
ーン １１’ｅ，１２ｅ ＢＳチェ
ーン １１’ｆ，１２ｆ，２１ｄ，２２ｄ ＤＴチェ
ーン １３ ＳＩ端子 １４ ＴＭＳ端
子 １５ ＴＣＫ端
子 ２１ａ，２２ａ ＳＩピン ２１ｂ，２２ｂ ＡＢ−Ｃ
Ｋピン ２１ｃ，２２ｃ ＳＯピン ２５ ＳＯ端子 ３０ インビッ
ト回路 ３１
マルチ・プレクサ
板 １１’ａ，１２ａ ＴＤＩピ
ン １１’ｂ，１２ｂ ＴＭＳピ
ン １１’ｃ，１２ｃ ＴＣＫピ
ン １１’ｇ，１２ｇ ＴＤＯピ
ン １１’ｈ ＡＢ−Ｃ
Ｋピン １１’ｄ，１２ｄ ＩＲチェ
ーン １１’ｅ，１２ｅ ＢＳチェ
ーン １１’ｆ，１２ｆ，２１ｄ，２２ｄ ＤＴチェ
ーン １３ ＳＩ端子 １４ ＴＭＳ端
子 １５ ＴＣＫ端
子 ２１ａ，２２ａ ＳＩピン ２１ｂ，２２ｂ ＡＢ−Ｃ
Ｋピン ２１ｃ，２２ｃ ＳＯピン ２５ ＳＯ端子 ３０ インビッ
ト回路 ３１
マルチ・プレクサ
Claims (1)
- 【請求項１】 同一のプリント板(6) 上に異なるスキャ
ン系を持つ複数のＬＳＩ(1,2,3,4) を搭載したＬＳＩの
スキャン系接続方式において、 プリント板(6) にプリント板上に搭載された各ＬＳＩ
(1,2,3,4) に共通のスキャン・イン端子(SI)とスキャン
・アウト端子(SO)を設け、 各ＬＳＩ(1,2,3,4) のスキャン・イン・ピン(SI1,SI2,S
I3,SI4) とスキャン・アウト・ピン(SO1,SO2.SO3,SO4)
を上記プリント板の共通のスキャン・イン端子(SI)とス
キャン・アウト端子(SO)にシリアルもしくはパラレルに
接続することにより、 異なるスキャン系を持つＬＳＩのスキャン動作を行わせ
るようにしたことを特徴とする異なるスキャン系を持つ
ＬＳＩのスキャン系接続方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216939A JPH0666884A (ja) | 1992-08-14 | 1992-08-14 | 異なるスキャン系を持つｌｓｉのスキャン系接続方式 |
| US08/104,852 US5465259A (en) | 1992-08-14 | 1993-08-12 | LSI system with a plurality of LSIs having different scan systems and provided on a printed circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216939A JPH0666884A (ja) | 1992-08-14 | 1992-08-14 | 異なるスキャン系を持つｌｓｉのスキャン系接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0666884A true JPH0666884A (ja) | 1994-03-11 |
Family
ID=16696302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216939A Withdrawn JPH0666884A (ja) | 1992-08-14 | 1992-08-14 | 異なるスキャン系を持つｌｓｉのスキャン系接続方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5465259A (ja) |
| JP (1) | JPH0666884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014818A (ja) * | 2001-07-02 | 2003-01-15 | Matsushita Electric Ind Co Ltd | スキャンテスト回路、及びスキャンテスト回路の作成方法 |
| US7633650B2 (en) | 2003-08-08 | 2009-12-15 | Ricoh Company, Ltd. | Apparatus and method for processing binary image produced by error diffusion according to character or line drawing detection |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3610095B2 (ja) * | 1993-07-30 | 2005-01-12 | テキサス インスツルメンツ インコーポレイテツド | 電気回路のストリームライン化（Ｓｔｒｅａｍｌｉｎｅｄ）された同時試験方法と装置 |
| US5923836A (en) * | 1994-01-03 | 1999-07-13 | Texas Instruments Incorporated | Testing integrated circuit designs on a computer simulation using modified serialized scan patterns |
| US5598421A (en) * | 1995-02-17 | 1997-01-28 | Unisys Corporation | Method and system for tracking the state of each one of multiple JTAG chains used in testing the logic of intergrated circuits |
| US5890643A (en) * | 1996-11-15 | 1999-04-06 | Kulicke And Soffa Investments, Inc. | Low mass ultrasonic bonding tool |
| US6908474B2 (en) * | 1998-05-13 | 2005-06-21 | Gore Enterprise Holdings, Inc. | Apparatus and methods for reducing embolization during treatment of carotid artery disease |
| US6181004B1 (en) | 1999-01-22 | 2001-01-30 | Jerry D. Koontz | Digital signal processing assembly and test method |
| KR20070042222A (ko) * | 2005-10-18 | 2007-04-23 | 삼성전자주식회사 | 이동통신 시스템의 검증을 위한 시험 장치 및 방법 |
| CN106918725A (zh) * | 2015-12-25 | 2017-07-04 | 英业达科技有限公司 | 具联合测试工作群组信号串接电路设计的测试电路板 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
| US5068603A (en) * | 1987-10-07 | 1991-11-26 | Xilinx, Inc. | Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays |
| US5029166A (en) * | 1989-05-31 | 1991-07-02 | At&T Bell Laboratories | Method and apparatus for testing circuit boards |
| US5054024A (en) * | 1989-08-09 | 1991-10-01 | Texas Instruments Incorporated | System scan path architecture with remote bus controller |
| US5056093A (en) * | 1989-08-09 | 1991-10-08 | Texas Instruments Incorporated | System scan path architecture |
| EP0505429B1 (en) * | 1989-12-13 | 1994-09-14 | Cps Drive A/S | Method and apparatus for power transmission to a surface driving propeller mechanism and use of a turbine between the driving engine and propeller mechanism |
| US5254942A (en) * | 1991-04-25 | 1993-10-19 | Daniel D'Souza | Single chip IC tester architecture |
-
1992
- 1992-08-14 JP JP4216939A patent/JPH0666884A/ja not_active Withdrawn
-
1993
- 1993-08-12 US US08/104,852 patent/US5465259A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014818A (ja) * | 2001-07-02 | 2003-01-15 | Matsushita Electric Ind Co Ltd | スキャンテスト回路、及びスキャンテスト回路の作成方法 |
| US7633650B2 (en) | 2003-08-08 | 2009-12-15 | Ricoh Company, Ltd. | Apparatus and method for processing binary image produced by error diffusion according to character or line drawing detection |
Also Published As
| Publication number | Publication date |
|---|---|
| US5465259A (en) | 1995-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9188641B2 (en) | IC tap/scan selecting between TDI/SI and a test pattern source | |
| US5109190A (en) | Semiconductor apparatus including semiconductor integrated circuit and operating method thereof | |
| US7725790B2 (en) | Selectable dual mode test access port method and apparatus | |
| IL124556A (en) | A method for testing output / input switching using JTAG | |
| EP0792486B1 (en) | Test apparatus/method for level sensitive scan designs | |
| KR100582807B1 (ko) | 아날로그 회로 및 디지털 회로를 구비하는 검사 가능한 집적 회로 | |
| US5465259A (en) | LSI system with a plurality of LSIs having different scan systems and provided on a printed circuit board | |
| CN100363749C (zh) | 边界扫描设备 | |
| JP2003121497A (ja) | 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 | |
| JPH07270494A (ja) | 集積回路装置 | |
| JPH0763821A (ja) | テスト回路 | |
| JP2869314B2 (ja) | バウンダリースキャンセル回路，バウンダリースキャンテスト回路及びその使用方法 | |
| JP2002286806A (ja) | 半導体デバイスのスキャンテスト方式 | |
| JPH05142307A (ja) | 半導体集積回路 | |
| US20040030976A1 (en) | Partial BIST with recording of the connections between individual blocks | |
| JP2001074811A (ja) | 半導体集積回路 | |
| JP2001203322A (ja) | 半導体集積装置 | |
| JPH0989993A (ja) | スキャン回路 | |
| JP2820975B2 (ja) | 大規模集積回路のスキャンテスト方法 | |
| JP2001183420A (ja) | 半導体試験装置および半導体装置の試験方法ならびに記録媒体 | |
| JP2002228723A (ja) | 半導体集積回路および半導体集積回路の検査方法 | |
| JP2001133517A (ja) | 集積回路におけるスキャンテスト回路 | |
| JPH0792233A (ja) | テスト容易化回路 | |
| JPH0743422A (ja) | スキャンテスト方式 | |
| JPH0949863A (ja) | 半導体集積回路装置の故障検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |