JPH03214214A - 同期クロック信号を発生する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマルチコンピュータ複合装置、特に、個々のコ
ンピュータがクロック波長に匹敵する距離だけ隔てられ
ているようなマルチコンピュータ複合装置に使用する耐
障害クロックに関するものである。

（従来の技術） 遠く　（例えば、数キロメートルまでの距離だけ）離れ
ているコンピュータを有するマルチコンピュータ複合装
置はこの技術において比較的一般的である。個々のコン
ピュータの間の信号の伝播遅延は、時間間隔を、１？Ｊ
定し、かつ事象を時刻押捺するためにコンピュータによ
り用いられる高周波の時刻（ＴＯＤ）クロックの周期を
典型的にこえる。

高性能コンピュータ用のＴＯＤクロックは数１０メガヘ
ルツの周波数において典型的に駆動される。

したがって、そのような高周波クロック間の絶対同期を
維持することは困難であり、したがってしばしば試みら
れない。しかし、それでもそのようなマルチコンピュー
タ複合装置にとっては、交差システム時刻押捺等のよう
な目的のために、同期されたより低い周波数のクロック
信号を有することが望ましい。それらのクロック信号は
数キロヘルツのオーダーの周波数を有することができる
。

特に望ましいことは、両方の目的を同時に果たすＴＯＤ
クロック、すなわち、内部時刻押捺（すなわち、特別の
コンピュータ複合装置内）目的のために高い分解能を宵
するが、交差システム時刻押捺のために複合装置内の他
のクロックに、より粗な尺度で同期もさせられるクロッ
クである。これは、ＴＯＤクロック周波数の約数で走る
システム全体のクロックに位相がロックされたスレーブ
ＴＯＤクロックを各コンピュータに設けることにより実
現できる。

上記のような種類の同期されたクロック信号は、各コン
ピュータ場所に１つまたは複数のクロック源を設け、か
つ各クロック源を、他のクロック源から得た一致信号に
位相ロックすることにより典型的に実現される。そのよ
うに相互に結合されているクロック源を３ｆ＋１個含ん
でいる装置は、ｆ個の個々の障害点に耐えることができ
る。それらの装置が、フレッチャー（Ｆｌｅｔｃｈｅｒ
）他の米国装置第３，９００．７４１号と、スミス他の
米国装置第４．２３９．９８２号と、本願の譲受人によ
り所有されている「マルチプロセッサ・システム用の同
期された耐障害クロック（Ｓｙｎｃｈｒｏｎｉｚｅｄ　
Ｆａｕｌｔ　ＴｏｌｅｒａｎｔＣｌｏｃｋｓ　ｒｏｒ　
Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ　Ｓｙｓｔｅｍｓ）Ｊと
いう名称の係属中の米国装置出願第２６２，４１［１号
のような参考文献に開示されている。

特に興味のあることは、どのような単一障害にも耐える
、相互に結合されている４つのクロック源より成るカッ
ド発振装置である。したがって、上記スミスの出願は、
物理的に分離されている２つのクロック場所のおのおの
に２つのクロック源が組合わされるカッド装置を開示し
ている。クロック場所は物理的に分離されて、共通の障
害源が両方の場所に同時に影響を及ぼす傾向を減少する
。

クロック源またはクロック場所の１つに障害が起きたと
しても、時刻押捺のような目的のためにＴＯＤタロツク
信号の受取りを継続できるように、各コンピュータは２
つの同期されたＴＯＤタロツク信号を受ζする。それら
２つのタロツク信号のおのおのは各場所にあるクロック
源から発生される。

上記のように、交差システムＴＯＤクロック同期化信号
は、別々のコンピュータの高分解能ＴＯＤクロックを駆
動するために用いられる高周波クロックよりはるかに低
い周波数を有する。しかし、同期化確度をより高くする
ことを希望し、かつ２つの場所の伝播遅延の変動のため
にクロック場所が広く分離されているものとすると、冗
長クロック源の同期化は依然として問題になり得る。

たとえば、クロック場所の１つを配置しなおす時に起る
ことであるが、２つのクロック場所の間の距離がｌｋｍ
から３ｋｍへ変わったとすると、２つの場所の伝播遅延
は約５マイクロ秒から約１５マイクロ秒へ対応して変え
られ、その差は約１０マイクロ秒である。この値は、２
つの場所の間でタロツク信号を送るために用いられる符
号器−復号器論理により導入されることがあるような遅
延の変化への他の寄与は含まない。更に、２つの場所の
間の距離が不変であっても、先ファイバケーブルのよう
な誘電体媒体中の伝播速度はそれ自体変化することがあ
り、かつ伝播遅延変化の源であることがある。

（発明が解決しようとする課題） 伝播遅延のそのような不確実性のために、大きく隔てら
れている場所にあるクロック源は、同相であっても、補
償されていない遅延のために他のクロック源からの進み
クロック信号または遅れクロック信号を観察でき、した
がって１つの隔たったクロック信号またはその信号から
部分的に取出された一致信号の位相を一致させようとす
る誤った試みを速くし、または遅くすることがある。そ
の結果、クロック源は多くのマイクロ秒のオーダーの大
きな位相スキューを互いに示すことがあり、または、シ
ステム設計最高限度をおそらく超えて周波数が偏移する
ことかある。

前述した未決の米国装置出願は、隔てられているクロッ
ク信号の伝播遅延を補償するために、静的遅延素子を用
いてローカルクロック信号を遅延させることを開示して
いる。しかし、そのような静的遅延補償は特定の装置に
対して選択または調整すべきであり、かつ、普通に起る
ことであるが、２つの場所の間の結合路が変えられた場
合には、再調整せねばならない。それでも、温度変化等
から起るような伝播遅延の変化に対しては、静的遅延素
子はそれ自身では再調整しない。更に、３個以上のクロ
ック場所が用いられるシステムにおいては、求められる
遅延は各場所対ごとに変ることがあるから、そのような
システムに対してはそれは満足できるやり方ではない。

本発明の主な目的は、遠く離れているホストコンピュー
タで動作できる、マルチコンピュータ複合装置用の耐障
害クロックを得ることである。

本発明の別の目的は、３つ以上のクロック源でそのよう
な動作を行うことができる耐障害クロックを得ることで
ある。

本発明の更に別の目的は、コンピュータ場所の間のリン
ク伝播路中の変化を調整する耐障害クロックを得ること
である。

（課題を解決するための手段および作用）本発明は、一
般に、リンクにより結合されている複数の場所のおのお
のに１つまたは複数のクロック源を備える、コンピュー
タ複合装置用の耐障害クロック装置を実現するものであ
る。各クロック源はそれ自身のクロック信号を、同じ場
所にある他の各クロック源へ直接に、および離れた場所
におけるクロック源へはリンクを介して、供給する。本
発明に従って、各リンクのための伝播遅延は、各リンク
を駆動する２つの端部におけるそれぞれのクロック源に
より＃ｊ定される逆位相の平均をとることにより、その
リンクについての伝播遅延が決定される。計算されたそ
れらの伝播遅延は個々の各クロック源へ供給される。そ
のクロック源は、伝播遅延に対してそれにより測定され
た位相差を修正する。各クロック源は修正された位相差
を用いて、他のクロック信号との位相ロックを行えるよ
うにそれ自身の発振器周波数を制御するための修正信号
を得る。

原則として、本発明は２つという少ないクロック源で動
作できる。しかし、冗長性を向上させるために、２つの
コンピュータ場所のおのおのに設けられて、２つの２重
リンクにより結合されている２つのクロック源を含むカ
ッド装置として実現することが好ましい。同期させられ
るクロック信号の周期と比較して比較的長い一定の間隔
で伝播遅延を計算することが好ましい。３つ以上のクロ
ック源が用いられるものとすると、各クロック源の発振
器のための修正信号を、そのクロック源により測定され
た位相差の中央値から得ることが好ましい。

予Ｕｌされるリンク遅延に設計を単に基づかせるのでは
なくて、リンクの遅延を実際に計算することにより、本
発明は、予測されるリンク遅延を基に遅延補償を選択す
る必要をなくすとともに、リンクパラメータが変えられ
た場合に遅延を手動で調整する必要をなくすものである
。また、各位相差を個々に計算し、それから、一致制御
信号を得る前に伝播遅延に対するその位相差を修正する
ことにより、他のクロック源からの各クロック信号に対
する伝播遅延を個々に考慮に入れることができる。

（実施例） まず第１図を参照して、参照番号１０により全体的に示
されている、本発明に従って製作された耐障害クロック
装置は、一対のサブ装置すなわち「ボックス」１２と１
４を含む。各ボックスには第８図に示すようにホストコ
ンピュータが物理的に組合わされる。ボックス１２は一
対の同一のクロック源１６　ａと１６ｂ（後で詳しく説
明する）を含み、ボックス１４はクロック源１６ａと１
６ｂを同様に含む。クロック源１６ａ〜１６ｄはそれぞ
れのクロック信号ＣＬＫＡ−ＣＬＫＤを発生する。それ
らのクロック信号の公称周波数は７．８１２５ＫＨｚ　
　（２−７Ｍｌｌｚ　）である。それらのクロック信号
は後で説明するようにして互いに位相が固定される。

典型的には、ボックス１２と１４は、数キロメートルの
オーダーというかなりの距離だけ互いに分離できる。し
たがって、一対の２重光ファイバリンク２２と２４を用
いて、クロック源１６ａ〜１６ｄにより発生されたクロ
ック信号ＣＬＫＡ〜ＣＬＫＤをボックス１２と１４の間
で送ることができる。更に詳しくいえば、クロック源１
６ａはそれのクロック信号ＣＬＫＡを符号器／送信器１
８ａへ送り、その符号器／送信器は適切に符号化された
光信号のリンク２２の線２２ａを介して、ボックス１４
の中に設けられている受信器／復号器２０Ｃへ送る。出
願人ティー・ビー・スミス（Ｔ、Ｂ、Ｓａ＋ｆｔｈ）の
係属中の米国装置出願に記載されているような二相符号
化技術を送信器１８ａと、後で述べる他の送信器とによ
り使用できる。受信器２０ｃは再生されたクロック信号
ＣＬＫＡ’　を発生する。ここで第５図を参照して、再
生された信号ＣＬＫＡ’　は、素子１８ａ、２２ａおよ
び２０ｃにより導入された遅延Ｄ１を除き、送信器１８
ａにより供給される元のクロック信号に類似する。した
がって、第５図に示すように、時刻Ｔａに元のクロック
信号ＣＬＫＡ中に与えられたレベルの遷移が生じたとす
ると、再生された信号ＣＬＫＡ’において時刻Ｔａ’　
に同じ遷移が起る。

ここにＴａ’　−Ｔａ＋Ｄ１である。第１図に示すよう
に、受信器２０ｃは再生されたクロック信号ＣＬＫＡ’
をボックス１４内のクロック源１６ｃと１６ｄへ供給す
る。クロック源１６ａは元のクロック源１６ｂへも供給
する。

同様にして、クロック源１６ｂはそれのクロック信号Ｃ
ＬＫＢをクロック源１６ａとボックス１４へ、ボックス
１２内の符号器／送信器１８ｂと、光フアイバリンク２
４の線２４ａと、ボックス１４ａ内の受信器／復号器２
０ｄとを介して供給する。受信器２０ｄはクロック源１
６ｃと１６ｄへ再生されたクロック信号ＣＬＫＢ’　を
供給する。そのクロック信号はリンク２４の遅延Ｄ２特
性により、元のクロック信号ＣＬＫＢに対して同様に遅
延させられる。

同様にして、ボックス１４内のクロック源１６ｃはそれ
自身のクロック信号ＣＬＫＣをクロック［１６とボック
ス１２へ、符号器／送信器１８ｃと、光フアイバリンク
２２の線２２ｂと、ボックス１２内の受信器２０ａとを
介して供給する。受信器２０ａはクロック源１６ａと１
６ｂへ再生されたクロック信号ＣＬＫＣ’　を供給する
。

第５図に示すように、そのクロック信号ＣＬＫＣ’　は
上側リンク２２の遅延Ｄ１特性により、元のクロック信
号ＣＬＫＣに対して遅延させられる。更に具体的にいえ
ば、第５図に示すように、時刻Ｔｃに元のクロック信号
ＣＬＫＣに起るある与えられた遷移は、再生された信号
ＣＬＫＣ’中に時刻Ｔｃ’　に対応する遷移を起させる
。ここに、Ｔｃ’　ｍＴｃ＋ＤＩである。最後に、クロ
ック源１６ｄはそれのクロック信号ＣＬＫＤをクロック
源１６ｃへ直接供給し、かつ符号器／送信器１８ｄと、
光フアイバリンク２４の線２４ｂと、ボックス１２内の
受信器／復号器２０ｂとを介してボックス１２へ供給す
る。受信器２０ｂは、下側リンク２４の遅延Ｄ２特性に
より元のクロック信号ＣＬＫＤに対して遅延させられた
、再生されたクロック信号ＣＬＫＤ’をクロツク源１６
ａと１６ｂへ供給する。

２つのクロック場所１２と１４の間の距離はクロック信
号ＣＬＫＡ−ＣＬＫＤの波長と比べて相対的に短くなけ
ればらない。２つの場所の間の伝播遅延はクロックサイ
クルの４分の１を超えないことが好ましい。

クロック源と、送信器と、受信器とに加えて、ボックス
１２と１４はそれぞれのベースマイクロプロセッサ２６
と２８も含む。それらのベースマイクロプロセッサはマ
イクロコードの対応するバージョンで動作し、リンク遅
延計算と、操舵計算と、他のある機能とを後述するよう
にして取扱う。

ベースマイクロプロセッサ２６はそれぞれの双方向バス
４４ａと４４ｂを介してクロック源１６ａ１１６ｂと通
信するとともに、共通のＴＩＭＥＳＹＮＣ１問合わせ信
号を線４６を介して２つのクロック源へ供給する。類似
のやり方で、ボックス１４内のベースマイクロプロセッ
サ２８はそれぞれの双方向バス４４ｃと４４ｄを介して
それぞれのクロック源１６ｃ、１６ｄと通信し、共通の
ＴＩＭＥ　　５ＹＮＣ２問合わせ信号を線４７を介して
２つのクロック源へ供給する。マイクロプロセッサ２６
と２８は、直列線４８ａ〜４８ｄと５０ａ〜５０ｄによ
りリンク２２と２４を介して互いに通信も行う。したが
って、マイクロプロセッサ２６はそれぞれの直列出力信
号を線４８ａと４８ｂを介して送信器１．８　ａと１８
ｂへ供給し、一方、マイクロプロセッサ２８は直列出力
信号を線４８ｃと４８ｄを介して送信器１８ｃと１８ｄ
へ供給する。マイクロプロセッサ２６は受信器２０ａと
２０ｂからそれぞれ直列入力信号５０ａと５０ｂも受け
、同様に、マイクロプロセッサ２８は受信器２０ｃと２
０ｄからそれぞれ直列入力信号５０ｃと５０ｄを受ける
。

上記のように、クロック源１６ａ〜１６ｄの内部構造は
互いに同一であって、異なる入力信号セットを受ける点
だけが異なる。第２図はそのようなり口・ツク源の１つ
であるクロック源１６ａの内部構造を示す。クロック源
１６ａは、クロック源１６ｂにより直接発生されたクロ
ック信号ＣＬＫＢを含む第１のクロック入力と、他のボ
ックス１４内のそれぞれのクロック源１６Ｃと１６ｄか
ら発生される再生された（したがって遅延させられた）
クロック信号ＣＬＫＣ’　とＣＬＫＤ’を含む第２と第
３のクロック入力とを受ける。第２図に示す回路におい
ては、電圧制御水晶発振器（ＶＣＸＯ）３８が、公称周
波数Ｆｌを存する出力信号０３ＣＡを供給する。その周
波数Ｆ１は例えば１６ＭＨｚとすることができる。

ＶＣＸＯ３８からの信号０３ＣＡはｎビットカウンタよ
り成る分周器４０ヘクロツク入力を供給する。分周器４
０を構成しているこのカウンタの最上位ビットは、周波
数 Ｆ２−Ｆｌ／２゜ を有するクロック信号ＣＬＫＡを供給するために用いら
れる。ここに、ｎはカウンタ中のビットの数である。典
型的には、Ｆｌが１６Ｍ１ｌＺであればＦ２が７．８１
２５ＫＩＩｚであるように、分周器４０は１１ビツトカ
ウンタを含むことができる。分周器４０は、第２図に示
されているＩＭＨｚのような中間周波数の各種の出力も
供給できる。分周器４０はＣＬＫＡ信号を制御論理４２
へ供給する。その制御論理は、ベースマイクロプロセッ
サ２６により線４６に供給されたＴＩＭＥ　　５ＹＮＣ
１信号にも応答する。制御論理４２は制御信号ＰＬＬ５
ＹＮＣとＭＣ５ＹＮＣをマイクロ制御器３４へ１する。

このマイクロ制御器はそれ自身のマイクロコード（各ク
ロック源１６ａ〜１６ｄに対して同じである）で動作し
、ベースマイクロプロセッサ２６からのバス４４へ結合
される。

マイクロ制御器３４は位相論理３０から入力線（第２図
に１本の線として示されている）も受ける。位相論ＪＩ
Ｉ３０は、局部的に発生されたタロツク信号ＣＬＫＡと
、局部的に利用できる他の３つの各クロック信号、すな
わち、クロック源１６ｂからのクロック信号ＣＬＫＢと
、それぞれのリンク２２と２４を介して受けた再生され
たクロック信号ＣＬＫＣ’　およびＣＬＫＤ’　との間
の位相差を測定する。位相論理３０は計算された位相差
をマイクロ制御器３４へ送る。そのマイクロ制御器はリ
ンク遅延Ｄ１とＤ２に対して位相差を補償する。これに
ついては後で更に述べる。３つの入来信号がすべて有効
であれば、マイクロ制御器はそれらの修正された位相差
の中央値を選択して、内部パルス幅変調器（ＰＷＭ）を
制御するためにその選択された位相差を用いる。そのＰ
ＷＭは出力を低域フィルタ３６へ供給する。この低域フ
ィルタ３６はパルス幅符号化された信号をｖｃｘ。

３８のための実際の制御電圧へ変換する。フィルタ３６
はＴＴＬ−ＣＭＯＳバッファで構成される。

このバッファはＰＷＭのＴＴＬ出力を、電源の零レベル
と全電圧レベルの間で変化する調整された信号へ変換す
る。この調整された信号は単極受動ＲＣフィルタ（別々
には示されていない）へ送る。

このフィルタは電圧信号をＶＣＸＯ３８の制御電圧入力
のための滑らかな波形に変換する。

ＶＣＸＯ３８はそれの出力周波数を、公称周波数を中心
として低域フィルタ３０からの入力電圧に比例して変調
する。

第３図を参照して、位相論理３０は、クロック信号ＣＬ
ＫＢＳＣＬＫＣ’およびＣＬＫＤ’　に対応する１、１
ビツトの２の補数位相カウンタ５２．５４．５６を含む
。カウンタ５２．５４．５６はそれぞれレジスタ５８．
６０．６２を駆動する。

各カウンタ５２〜５６は局部発振器線ＤＳＣＡからクロ
ック信号を受け、ＣＬＥＡＲ線からクリヤ信号を受ける
。それぞれの許可信号ＥＮＡＢＬＥ１と、ＥＮＡＢＬＥ
２と、ＥＮＡＢＬＥ３とは、それぞれの信号アップ／ダ
ウン１、アップ／ダウン２、アップ／ダウン３により決
定される向きにカウンタ５２〜５６がカウントできるよ
うにする。

第４図を参照して、信号ＣＬＫＡの負レベル遷移に続い
て、カウンタ５２〜５６は最初は零リセットされる。局
部クロック信号ＣＬＫＡの、またはカウンタが組合わさ
れる人力クロック信号ＣＬＫＢ、ＣＬＫＣ’　またはＣ
ＬＫＤ’のうち最初に生じたものの正の縁部が現れた時
に、各カウンタはカウント動作を開始する。各カウンタ
が比較する２つのクロック信号の後の方の正の縁部が現
れた時に、各カウンタはカウント動作を同様に停止する
。

第４図に示す特定の例においては、クロック信号ＣＬＫ
Ａはクロック信号ＣＬＫＢを僅かに遅らせるが、信号Ｃ
ＬＫＣ’　とＣＬＫＤ’　は進ませる。

したがって、カウンタ５２は、時刻ＴｂにおけるＣＬＫ
Ｂ信号の正の遷移に始まり時刻ＴａにおけるＣＬＫＡ信
号の次の遷移とともに終るように許可状態にされる。他
方、カウンタ５４は、時刻ＴａにおけるＣＬＫＡ信号の
正の遷移に始まり、時刻Ｔｃ’　におけるＣＬＫＣ’信
号の正の遷移で終るように許可状態にされる。同様に、
カウンタ５６は、時刻ＴａにおけるＣＬＫＡ信号の正の
遷移に始まり時刻Ｔｄ’　におけるＣＬＫＤ’信号の正
の遷移とともに終るように許可状態にさせられる。局部
クロック信号ＣＬＫＡが、それと比較されるクロック信
号ＣＬＫＢより遅れているから、カウンタ５２は零から
下方へカウントし、カウンタ５４と５６の場合に進んで
いるのが局部クロック信号ＣＬＫＡであるから、それら
のカウンタは上方へカウントする。

局部クロック信号ＣＬＫＡの次の負の遷移が起ると、各
カウンタ５２〜５６は、０ＳＣＡ信号の一１０２３サイ
クル、または「チック」、と＋１０２３チツクの間で変
化するカウントを２の補数の態様で格納している。その
１チツク後にレジスタ５８〜６２がＬＡＴＣＨ信号を受
けて、カウンタ５２〜５６の内容をレジスタ５８〜６２
にそれぞれ保持する。保持された内容は後でマイクロ制
御器３４により読取られる。それからカウンタ５２〜５
６はＣＬＥＡＲ信号を受けてそれらのカウンタの内容を
クリヤし、位相測定の別のサイクルを前記のようにして
行う用意をする。したがって、任意の特定の時刻に、こ
のプロセスの結果として、クロック信号ＣＬＫＢと局部
クロック信号ＣＬＫＡの間の［チックＪ　　（Ｔａ−Ｔ
ｂ）で表した測定された位相差を示す１１ビツト出力を
供給する。同様に、レジスタ６０が、再生されたクロッ
ク信号ＣＬＫＣ’　と局部クロック信号ＣＬＫＡの間の
Ｍ１定された位相差Ｔｃ’　−Ｔａを示す１１ビツト出
力を供給し、レジスタ６２は、再生されたクロツり信号
ＣＬＫＤ’　と局部クロック信号ＣＬＫＡの間の測定さ
れた位相差Ｔｄ’　−Ｔａを示す１１ビツト出力を生ず
る。

再び第２図を参照して、またクロック信号ＣＬＫＢＳＣ
ＬＫＣ’　およびＣＬＫＤ’　に応答する誤り検出およ
び障害分＃　（ＥＤＦ　Ｉ）論理３２が、引き続くレベ
ル遷移間の間隔が所定の許容範囲内に入るかどうか、ま
たは入力レベルが不定な論理レベルに固着しているかど
うかを決定することにより、それらの入来信号のどれが
損じたかを検出する。ある障害が検出されたとすると、
ＥＤＦ　Ｉ論理３２が適当な信号を位相論理３０へ供給
して、その入来クロック信号に対する位相差の最上位ビ
ットを反転させ、その入来クロック信号を一１０２３チ
ックと＋１０２３チツクの間の許容範囲の外側に置くよ
うにする。

各マイクロ制御器３４は、任意の伝播遅延に対して修正
された大力クロック信号の位相が、そのマイクロ制御器
の自身の基準信号ＣＬＫＡ〜ＣＬＫＤの３チック以内に
ある時に、そのマイクロ制御器のクロック源１．６　ａ
〜１６ｄが前記人力クロック信号に固定されることを決
定する。それの自身のクロック信号ＣＬＫＡ−ＣＬＫＤ
の各サイクルごとに、各クロック源１６ａ〜１６ｂは、
そのクロック源への３つの入力クロック信号の各信号の
位相がロックされた状態と位相が有効な状態を、関連す
るベースマイクロプロセッサ２６または２８へ送る。

クロックＩＮ、　１６　ａ〜１６ｄがロックすると、電
１１ｉｉｉ電圧、発振器の許容誤差、利得および温度の
ような要因に直接依存する一致周波数で装置１０は動作
する。絶対時間の保持におけるカッドシステムクロック
の確度は、それをより正確な外部基準源へ操舵すること
により高められる。装置１０を操舵するために任意の１
つのクロック源（例えば１６ｂ）のＩ　ＭＨｚクロック
がある外部基準と比較される。したがって、第７図を参
照して、クロック源の１６ｂのＩ　Ｍｌｌｚ出力が線７
０を介してカウンタ６８のクロック入力端子へ加えられ
る。同様に、Ｉ　ＭＨｚの基準信号が線６６を介して基
準カウンタ６４のクロック入力端子へ加えられる。カウ
ンタ６４と６８はそれぞれの出力をベースマイクロプロ
セッサ２６へ供給する。そのベースマイクロプロセッサ
２６は２つのカウンタ出力の間の差に対応する「時間デ
ルタ」を発生する。ベースマイクロプロセッサ２６はこ
の時間デルタを「周波数デルタ」修正信号へ変換する。

時間デルタが正であるならば周波数デルタは固定された
負の値にすると便利であり、時間デルタが負であるなら
ば周波数デルタは固定された正の値にしてもよい。

この周波数デルタは各マイクロ制御器３４の伝達関数の
出力に加え合わされて、クロック源１６ａ〜１６ｄの周
波数を一斉に操舵させ、しかも相互作用するフェーズロ
ックドループの動作を依然として維持する。

局部クロック信号ＣＬＫＡの各負レベル遷移ごとに、線
４６にＴＩＭＥ　　５ＹＮＣ１信号がないと、制御論理
４２が第６図に示すＰＬＬ５ＹＮＣパルスをマイクロ制
御器４４へ供給する。

他方、ＴＩＭＥ　　５ＹＮＣ１信号がベースマイクロプ
ロセッサ２６からの線４６上においてちょうど活性状態
にあるとすると、その代りに論理４２はＭＣ５ＹＮＣパ
ルス（第６図）を発生する。典型的には、ＰＬＬ　　５
ＹＮＣ信号は２０マイクロ秒の期間中は活動状態を維持
でき、またそれぞれのベースマイクロプロセッサ２６と
２８からの信号ＴＩＭＥ　　５ＹＮＣ１とＴＩＭＥＳＹ
ＮＣ２もそうすることができる。図示の実施例において
は、同期化信号ＴＩＭＥ　　５ＹＮＣ１とＴＩＭＥ　　
５ＹＮＣ２が、クロック信号ＣＬＫＡ−ＣＬＫＤの周期
と比較して比較的長い時間間隔だけ隔てられる。したが
って、クロック信号ＣＬＫＡ−ＣＬＫＤの公称周期が１
２８マイクロ秒であるとすると、信号ＴＩＭＥ　　５Ｙ
ＮＣ］とＴＩＭＥ　　５ＹＮＣ２の周期を２２０マイク
ロ秒、すなわち、一般的に知られている、約１．０５秒
の周期である１Ｆマス（Ｍｕｓ）　Ｊとすることができ
る。

計算されたリンク遅延の確度、したがって遅延補償が、
位相をロックされたクロック源１６ａ〜１６ｄの間のス
キューに直接影響を及ぼす。下記のように遅延補償の確
度を確保するために、ベースマイクロプロセッサ２６と
２８はそれらのそれぞれの同期化信号をＩ　ＰＬＬ周Ｊ
ｉ７Ｊ　（１２８マイクロ秒）以内に発生すべきである
。これは、信号ＴＩＭＥＳＹＮＣ１とＴＩＭＥ　　５Ｙ
ＮＣ２の一方が他方の信号の発生をトリガさせること、
または同期されたクロックに応答して両方の信号を発生
することによるというような、種々の方法で行うことが
できる。

マイクロ制御器３４は制御論理４２からのＰＬＬ　　５
ＹＮＣ信号に応答して、低域フィルタ３６のためのフェ
ーズロックドループ（Ｐ　Ｌ　Ｌ）制御信号を発生する
ための一連の動作を行う。まず、マイクロ制御器３４は
、位相論理３０の位相レジスタ５８〜６２に格納されて
いる最新の位相差測定値を読出す。次に、マイクロ制御
器３４は、後述するやり方で上側リンク２２と下側リン
ク２４について先に計算されたそれぞれ一方向遅延にｋ
Ｊする位相差ｎ１定値（Ｔｃ’−Ｔａ）と（Ｔｄ’−Ｔ
ａ）を修正する。更に詳しくいえば、マイクロ制御器３
４は真の位相差（Ｔｃ−Ｔａ）と（Ｔｄ−Ｔａ）を計算
する。ここに、（Ｔｃ−Ｔａ）−（Ｔｃ’−Ｔａ）−Ｉ
）］および （Ｔｄ−Ｔａ）＝　（Ｔｄ’　−Ｔａ）　−Ｄ２である
。補償されていない位相差測定値が一１０２３チックと
＋１０２３チツクの間の許容範囲の下限に近かったとす
ると、補償の効果は補償された位相差を下限より下に置
くこととすることができる。これが行われたとすると、
修正された７１−］定値を許容範囲へ回復させるために
全サイクル（２０４ｇチック）が修正された測定値に加
え合わされる。他の遅延Ａｐ１定値（Ｔｂ−Ｔａ）は同
じボックス１２内のクロック源１．６　ｂに対するもの
であるから、リンク遅延がなく、したがって補償の必要
はない。

次にマイクロ制御器３４は、発振器３８のための制御信
号を発生するために、真の位相差（ＴｂＴａ）、（Ｔｃ
−Ｔａ）および（Ｔｄ−Ｔａ）の１つを選択する。３つ
の位相測定値の全てが現在有効であるとすると、マイク
ロ制御器３４はそれら３つの位相ＩｆＩ定値の中央値を
選択する。２つの位相測定値だけが有効であれば、マイ
クロ制御器３４はそれら２つの位相差の大きい方（より
正の方）を選択する。ただ１つの位相差ＤＩ定値が有効
であるとすると、マイクロ制御器３４はその１つの有効
な位相測定値を選択する。位相測定値のいずれも有効で
ないとすると、マイクロ制御器３４は、下記のように、
零に任意の「操舵」信号を加えた修正信号を単に供給す
る。このダイナミックな位相選択法は、２つのボックス
１２と１４の間の４本の信号線２２’ａ〜と２２ｂと２
４ａ〜２４ｂのうちの２本に障害が生じたとしても、４
つのクロック源が一致周波数に収束することを補償する
。

１つまたは複数の位相差Ｍ１定が有効であると仮定する
と、マイクロ制御器３４は、それのマイクロコードに含
まれている予め計算された伝達関数を選択された位相１
１ＰＩ定値へ適用する。それから、マイクロ制御器の内
部ＰＷＭを制御するために使用する多ビツト値を得るた
めに、マイクロ制御器は次に操舵周波数デルタを伝達関
数の出力に加える。前記内部ＰＷＭは低域フィルタ３６
を駆動する。動作時には伝達関数はロックされていない
全てのクロック源をロックされた状態にし、ロックされ
た状態にある時は、装置の変動を補償して、全てのクロ
ック源の相対的な位相を定められた限度内に維持する。

それらの計算は、制御論理４２からのＰＬＬ　　５ＹＮ
Ｃ信号に応答して、局部クロック信号ＣＬＫＡの各サイ
クルで繰り返される。

したがって、低域フィルタ３６は、図示の特定の実施例
においては、約１２８マイクロ秒ごとに更新される修正
新信号を受ける。クロック源１６ｂ〜１６ｄは、もちろ
ん、各クロック源が「チック」をカウントするのにそれ
自身の発振器信号を使用すること、およびそれ自身のク
ロック信号が比較される異なる入力クロック信号セット
を受けることを除き、類似のやり方でクロック源１６ａ
と同時に動作する。

第５図は、クロック源１６ａと１６ｃにより発生された
元のクロック信号ＣＬＫＡとＣＬＫＣと、リンク２２へ
結合されたそれぞれの受信器２０ｃと２０ａにより発生
された再生されたクロックＣＬＫＡ’　とＣＬＫＣ’　
との相対的なタイミングを示す。２重リンクに対して妥
当であるように、リンク２２において遭遇する伝播遅延
はいずれの向きにおいても同じであると仮定すれば、再
生されたクロックＣＬＫＡ’の与えられた正の縁部が時
刻Ｔａ’　に現われる。その時刻はリンクの遅延Ｄ１に
よる元のクロックＣＬＫＡの対応する遷移に対して遅延
させられる。同様にして、再生されたクロックＣＬＫＣ
’　の与えられた正の縁部が時刻Ｔｃ’　に生ずる。そ
の時刻は元のクロックＣＬＫＣの対応する遷移の時刻Ｔ
ｃに対して同じ遅延Ｄ１だけ遅延させられる。この関係
を次の２つの受信器で表すことができる。

Ｔａ’　−Ｔａ＋ＤＩ Ｔｃ’　−Ｔｃ＋Ｄ１ この連立方程式をＤｌに基づいて解くと、Ｄｌ−［（Ｔ
ａ’　−Ｔｃ）　＋（Ｔｃ’　−Ｔａ）］／２が得られ
る。

実際のリンク遅延Ｄ１はもちろん正である。しかし、Ｔ
ｃがＴａよりほとんど半サイクルだけ遅れているとする
と（これはスタート時に起ることがある）、伝播遅延は
Ｔｃ’　をＴａに対して１サイクルの半分以上遅延させ
ることがある。位相論理３０はその半サイクル以上の位
相遅れを位相進みと見なすが、実際には位相差（Ｔｃ’
　−Ｔａ）を１全サイクルだけ小さ（してそれを許容範
囲内にする。したがって、位相論理３０により測定され
る位相差（Ｔｃ’−Ｔａ）と（Ｔａ’　−Ｔｃ）は最初
は負のことがあり、上の式をそのまま用いると負の遅延
値を生ずることができる。これは、計算された遅延が負
であるならば、計算された遅延に半サイクル（１０２４
チツク）を加えることにより、リンク遅延計算において
修正できる。

類似のプロセスにより、下側リンク２４の遅延を観察さ
れた位相差（Ｔｂ’　−Ｔｄ）と（Ｔｄ’−Ｔｂ）の関
数として計算できる。

Ｄ２−［（Ｔｂ’　　−Ｔｄ）　　＋　　（Ｔｄ’　　
−Ｔｂ）コ／２この式を用いてコ１゛算された遅延が負
であるとすると、上記修正に類似する修正が行われる。

各ベースマイクロプロセッサ２６と２８は、上の式を用
いてリンク遅延Ｄ１とＤ２を明らかな位相差（Ｔｃ’−
Ｔａ）、（Ｔｄ’　　−Ｔｂ）、（Ｔａ’−Ｔｃ）およ
び（Ｔｂ’−Ｔａ）の関数として独立に計算する。ベー
スマイクロプロセッサ２６と２８によるそれらの計算を
容品にするために、ベースマイクロプロセッサ２６から
のＴＩＭＥ　　５ＹＮＣ１信号に応答して制御論理４２
により発生されたＭＣ５ＹＮＣ信号を受けた時に、クロ
ック源１６ａのマイクロ制御器３４が、測定された位相
差（Ｔｃ’　−Ｔａ）を表す信号をバス４４ａを介して
ベースマイクロプロセッサ２６へ送る。同様にして、線
４６上のＴＩＭＥＳＹＮＣ１信号を受けると、クロック
［１６ｂは観察された位相ｍ　（Ｔｄ’−Ｔａ）を表す
信号をベースマイクロプロセッサ２６へ送る。同様に、
他のボックス１４においてはクロック源１６ｃは線４７
を介して信号ＴＩＭＥ　　５ＹＮＣ２を受けた時に、観
察された位相差（Ｔａ’−Ｔｃ）を表す信号をバス４４
ｃを介してベースマイクロプロセッサ２８へ送る。最後
に、線４７上の同じＴＩＭＥＳＹＮＣ２信号に応答して
、クロック源１６ｄは観察された位相差（Ｔｂ’　−Ｔ
ｄ）を表す信号をバス４４ｄを介してベースマイクロプ
ロセッサへ送る。

それから、ベースマイクロプロセッサ２６と２８はこの
位相差情報を、好ましくは、図示のようにクロック信号
ＣＬＫＡ−ＣＬＫＤを送るために用いられる同じリンク
を介して交換する。したがって、クロック源１６ａから
位相差測定値（Ｔｃ’−Ｔａ）を受けたベースマイクロ
プロセッサ２６はその位ネ目差ＪｐＩ定値を直列出力線
４８ａと、送信器１８ａと、リンク２２の線２２ａと、
受信器２０ｃと、直列入力線５０ｃとを介してマイクロ
プロセッサ２８へ送る。同様に、クロック源１６ｂから
観察された位相差（Ｔｄ’　−Ｔｂ）を受けるとベース
マイクロプロセッサ２６はその位相差の値を直列出力線
４８ｂと、送信器１８ｂと、直列人力線５０ｄとを介し
てベースマイクロプロセッサ２８へ送る。これとは逆に
、観察された位相差（Ｔａ’　−Ｔｃ）をクロック源１
６ｃから受けると、ベースマイクロプロセッサ２８はそ
の情報を直列出力線４８ｄと、送信器１８ｄと、リンク
２４の線２４ｂと、受信器２０ｂと、直列入力線５０ｂ
とを介してベースマイクロプロセッサ２６へ直列に送る
。最後に、観察された位相差（Ｔｂ’−Ｔｄ）をクロッ
ク源１６ｄから受けると、ベースマイクロプロセッサ２
８はその情報を直列出力線４８ｄと、送信器１８ｄと、
リンク２４の線２４ｂと、式２０ｂと、直列入力線５０
ｂとを介してベースマイクロプロセッサ２６へ送る。必
要とする独立した各変数すなわち位相差測定値（Ｔｃ’
−Ｔａ）、（Ｔａ’　−Ｔｃ）、（Ｔｂ’　−Ｔｄ）お
よび（Ｔｂ’−Ｔｄ）をこのようにして受けたマイクロ
プロセッサ２６と２８はおのおの独立して進み、上の式
を用いてリンク遅延Ｄ１とＤ２を計算する。それにより
発生された次のＴＩＭＥ　　５ＹＮＣ１信号に従って、
マイクロプロセッサ２６は計算された遅延Ｄ１とＤ２を
バス４４ａと４４ｂをそれぞれ介してクロック源１６ａ
と１６ｂへ送る。同様に、それによって発生された次の
ＴＩＭＥ　　５ＹＮＣ２信号に従って、ベースマイクロ
プロセッサ２８は、マイクロプロセッサ２６により計算
されたものと同じでなければならない計算された値Ｄ１
とＤ２をバス４４ｃと４４ｄをそれぞれ介してクロック
源１６ｃと１６ｄへ送る。クロック源１６ａ〜１６ｄの
各マイクロ制御器３４は、それの次のＭＣ５ＹＮＣ信号
起動時に、それらの遅延値と最後のステアリング周波数
デルタを読込む。この連続反復プロセスの結果として、
クロック源によりマイクロプロセッサ２６と２８へ以前
に送られた観察された位相差を基にして、各クロック源
１６ａ〜１６ｄは一対の＝１算されたリンク遅延値Ｄ１
とＤ２を受ける。これにより、従来の装置の静的補償と
は異なって、伝送遅延の動的補償を行うことができる。

次に第８図を参照すると、ボックス１２と１４はそれぞ
れの低い周波数（７，８１２５ＫＩｌｚ）の同期化信号
を、複合装置のそれぞれのホストプロセッサ７４に相合
わされているＴＯＤクロック７２へ送る。各ボックス１
２または１４のための同期化信号は、ボックス内のクロ
ック源の１つから得ることができ、例えば、クロック信
号ＣＬＫＢをボックス１２のクロック源１６ｂから得、
クロック信号ＣＬＫＢをボックス１２のクロック源から
得、タロツク信号ＣＬＫＤをボックス１４のクロック源
１６Ｄから得る。各スレーブクロック７２はフェーズロ
ックループ（Ｐ　Ｌ　Ｌ）を含む。このＰＬＬは、出願
人ティー・ビー・スミス（Ｔ、Ｂ、Ｓｍ１ｔｈ）の係属
中の米国装置出願に記載されているように、ボックス１
２と１４により供給されるクロック信号のうちの選択さ
れた１つにロックオンする。クロック源は１６ａ〜１６
ｄに類似するやり方で、各スレーブクロック７２のＰＬ
Ｌは分周器を駆動する高い周波数（例えば１８ＭＩＩｚ
　）の発振器を含む。その分周器の出力の位相が選択さ
れた同期化信号の位相と比較されて、発振器の周波数を
制御する差信号を得る。この構成により、各ＴＯＤスレ
ーブクロック７２は、内部時刻押捺目的のために高分解
能のクロックを関連するホストプロセッサへ供給する。

しかし、それと同時に、各スレーブクロック７２は、シ
ステム間時刻押捺のために、クロック信号ＣＬＫＢとＣ
ＬＫＤのより粗な尺度で、１つおきのスレーブクロック
７２に同期させられる。

上記装置についての適当な変更は当業者には明らかであ
ろう。したがって、一対のクロック源を用いる代りに、
各場所に３つ以上のクロック源、またはただ１つのクロ
ック源を希望により設けることができる。更に、３箇所
以上のクロック場所採用できる。最後に、クロック場所
は全体として広く分離されているが、これもまた必要な
条件ではない。したがって、ここで用いている「場所」
という用語は特定の空間的分離を意味するものではなく
、装置のクロック源は実際には互いに近接させることが
できる。その場合には、クロック場所が実際には互いに
隣接しているかどうかが不確実であることを主な理由と
して、遅延計算と遅延補償を行うことができる。

以上、本発明を特定の実施例についてて特に図示し、説
明したが、本発明の要旨と範囲を逸脱することなしに、
態様と細部を種々変更できることが当業者は理解される
であろう。

【図面の簡単な説明】

第１図は本発明に従って製作された耐障害クロック装置
の概略ブロック図、第２図は第１図に示されている操作
のクロック源の１つの概略ブロック図、第３図は第１図
に示すクロック源の位相論理の一部の概略ブロック図、
第４図は第２図と第３図に示されている位相論理の動作
を示すタイミング図、第５図はリンク遅延計算の基礎を
成す原理を示すタイミング図、第６図は第２図に示され
ているクロック源の制御論理により受けられ、または発
生される各Ｈの制？８１λ゛号のタイミングを示すタイ
ミング図、第７図は第１図に示す装置のためのステアリ
ング信号を発生するために用いられる回路の概略ブロッ
ク図、第８図は第１図に示されているクロック装置を利
用するマルチコンピュータ複合装置の概略ブロック図で
ある。 １０・・・耐障害クロック装置、１２．１４・・・ボッ
クス、１６ａ〜１６ｄ・・・クロック源、１８ａ〜１８
　ｄ−・・送信器、２０　ａ　〜２０　ｄ−・・受信器
、２６゜２８・・・ベースマイクロプロセッサ、３０・
・位相論理、３２・・・ＥＤＦＩ論理、３４・・・マイ
クロ制御器、３６・・低域フィルタ、３８・・電圧制御
水晶発振器、４０・・・分周器、４２・・・制御論理、
５２〜５４・・クロックカウンタ、５８〜６２・・・ク
ロックレジスタ、６４・・・基準カウンタ、６８・・・
検査クロック源カウンタ、７２ａ、７２ｂ・　ＴＯＤス
レーブ、７４ａ７４ｂ・・・ホストコンピュータ。

Claims (1)

1. 【特許請求の範囲】 １、第１のクロック源および第２のクロック源からそれ
   ぞれのクロック信号を発生する過程と、各前記クロック
   信号を他のクロック源へ送る過程と、 前記クロック源におけるクロック信号の位相差を測定す
   る過程と、 前記クロック信号源の間の送り遅延を前記測定された位
   相差の関数として計算する過程と、計算された前記送り
   遅延に従って前記位相差を修正する過程と、 修正された前記位相差に従って前記クロック信号の周波
   数を変更する過程と、 を含む第１のクロック源および第２のクロック源から同
   期クロック信号を発生する方法。２、請求項１記載の方
   法において、送り遅延を測定された前記位相差の平均と
   して計算することを特徴とする方法。 ３、第１の場所および第２の場所においてそれぞれのク
   ロック信号を発生する手段と、 各前記クロック信号を他の場所へ送る手段と、前記場所
   におけるクロック信号の位相差を測定する手段と、 前記場所の間の送り遅延を前記測定された位相差の関数
   として計算する手段と、 前記位相差を計算された前記送り遅延に従って修正する
   手段と、 前記クロック信号の周波数を前記修正された位相差に従
   って変える手段と、 を備える第１の場所および第２の場所から同期クロック
   信号を発生する装置。 ４、請求項３記載の装置において、送り遅延を測定され
   た前記位相差の平均として計算することを特徴とする装
   置。 ５、ローカルクロック信号を発生する手段と、前記ロー
   カルクロック信号の間の位相差を測定する手段と、外部
   修正信号に従って前記位相差を測定する手段と、前記発
   生手段の周波数を前記調節された位相差に従って変更す
   る手段とをおのおの含む一対のクロック源と、 各前記クロック源により発生されたクロック信号を外部
   クロック信号として他のクロック源へ送る手段と、 前記クロック源の間の送り遅延を前記測定された位相差
   の関数として計算し、前記計算された位相遅延を修正信
   号として前記クロック源へ送る手段と、 を備えた同期クロック信号を発生する装置。 ６、請求項５記載の装置において、２つの場所のおのお
   のに複数のクロック源を備え、各前記クロック源は、 前記ローカルクロック信号と複数の外部クロック信号の
   各々との間の位相差を測定する手段と、前記ローカルク
   ロック信号と他の場所から生じた各外部クロック信号と
   の間の測定された位相差を外部修正信号に従って調節す
   る手段と、 を備えたことを特徴とする装置。 ７、請求項５記載の装置において、前記計算手段は問合
   せ信号を前記クロック源へ送り、前記クロック源は前記
   測定された位相差を前記問合せ信号に従って前記計算手
   段へ送るものであることを特徴とする装置。 ８、請求項７記載の装置において、前記問合せ信号は前
   記クロック源へほぼ同時に送られることを特徴とする装
   置。 ９、請求項７記載の装置において、前記問合せ信号は前
   記クロック源へ周期的に送られることを特徴とする装置
   。 １０、請求項７記載の装置において、前記クロック源を
   送る前記手段は、前記場所の間を延長するデータリンク
   を備え、前記問合せ信号は前記リンクを介して送られる
   ことを特徴とする装置。 １１、ローカルクロック信号を発生する手段と、 前記ローカルクロック信号と複数の他の各クロック信号
   の間の位相差を測定する手段と、前記位相差の１つを選
   択する手段と、 前記選択された位相差に応答して前記ローカルクロック
   信号の周波数を変える手段と、 を備えたＰＬＬクロック源。 １２、請求項１１記載のＰＬＬクロック源において、前
   記選択する手段は前記位相差の中間値を選択するもので
   あることを特徴とするＰＬＬクロック源。 １３、請求項１１記載のＰＬＬクロック源において、外
   部修正信号に応答して前記測定された位相差のあるもの
   を調節する手段を備えたことを特徴とするＰＬＬクロッ
   ク源。 １４、第１のクロック源および第２のクロック源からそ
   れぞれのクロック信号を発生する過程と、 各前記クロック信号を他のクロック源へ送る過程と、 前記クロック源におけるクロック信号の位相差を測定す
   る過程と、 前記クロック信号源の間の送り遅延を補償するために前
   記測定された位相差を動的に補償する過程と、 前記補償された位相差に従って前記クロック信号の周波
   数を変更する過程と、 を含む、第１のクロック源および第２のクロック源から
   同期クロック信号を発生する方法。 １５、第１の場所および第２の場所においてそれぞれの
   クロック信号を発生する手段と、各前記クロック信号を
   他の場所へ送る手段と、前記場所におけるクロック信号
   の位相差を測定する手段と、 前記クロック信号源の間の送り遅延を補償するために前
   記測定された位相差を動的に補償する手段と、 前記補償された位相差に従って前記クロック信号の周波
   数を変更する手段と、 を含む、第１のクロック源および第２のクロック源から
   同期クロック信号を発生する装置。