JPH0832424A - 電子的に調整可能な刻時システム及びその調整方法 - Google Patents

電子的に調整可能な刻時システム及びその調整方法

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JPH0832424A
JPH0832424A JP7145808A JP14580895A JPH0832424A JP H0832424 A JPH0832424 A JP H0832424A JP 7145808 A JP7145808 A JP 7145808A JP 14580895 A JP14580895 A JP 14580895A JP H0832424 A JPH0832424 A JP H0832424A
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node
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oscillator
chip
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JP7145808A
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Robert P Masleid
ロバ−ト・ポ−ル・マズリード
Nandor G Thoma
ナンドレ・ジョ−ジ・ト−マス
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International Business Machines Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
    • H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices

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Abstract

(57)【要約】 【目的】本発明の目的は、複雑な電子システムにおい
て、被同期チップ上のマスタークロックノードまでのク
ロックパルスの伝送時間を論理的に制御し、非同期マス
タークロックノード上のクロック信号の調整し、同期化
を図ることである。 【構成】本発明の同期システムは、オッシレータ（１１
６）、位相検出器（１２０）、遅延プログラミングロジ
ック回路（１２３）、被刻時チップ（１１０）及び遅延
プログラミングロジック回路（１２３）と被刻時チップ
（１１０）の間に配線している一対の伝送ライン（１２
４、１２６）を備える。

Description

【発明の詳細な説明】 【産業上の利用分野】
【０００１】本発明は、コンピュータのような複雑な電
子装置内の電子回路及びチップの刻時に関するもので、
より具体的には、離れたチップ上のマスタークロックノ
ードにおけるクロック信号及びオッシレータ出力におけ
るクロックで信号の位相を合わせる、即ち同期させるた
めにクロック信号の位相を電子的に同調又は調整するこ
とに関する。
【従来の技術】
【０００２】オッシレータによるクロックパルス信号
は、コンピュータや同様な電子機器の回路操作を制御又
は同期させるために長い間使用されてきている。コンピ
ュータのような複雑な電子システムにおいて、プロセッ
サチップやメモリーチップのような他のチップは、クロ
ック又はオッシレータ回路からかなりの伝送距離をもっ
て離れている場合がある。伝送距離の変化と他の制御不
能な要因は、種々に配置されているチップ上のマスター
クロックノードにおいて、クロックパルスの同期化に悪
影響を及ぼすクロック信号の伝送遅れをもたらす。複数
のチップが単一のクロックオッシレータにより刻時され
ているときはいつでも、その伝送遅れ時間は、離れたチ
ップ上のマスタークロックノードにおけるクロックパル
スの同期に影響する。この遅れ時間は、伝送経路の長さ
及びその伝送経路における他の電子的エレメントの伝送
速度によって異なり、クロックパルスの周期より短いこ
ともあれば、それより長くなることもある。
【０００３】それぞれのチップ上のマスタークロックノ
ードにおけるクロックパルスが、オッシレータから発出
しているクロックパルスと許容される最小のスキューの
範囲内で同期していること及びそれぞれのチップ上のマ
スタークロックノードにおけるクロックパルスが相互に
同期していることを保証するためにとった従来の設計ア
プローチは、それぞれの伝送経路をモデル化することで
あった。そのモデル化では、すべてのクロックパルスが
許容される最小のスキューで、かつ要求されるタイムウ
ィンドウの範囲内で各チップ上のマスタークロックノー
ドに到着するように、物理的な経路長及びその経路長内
の他の電子的要素又は機器の遅延特性に関連したいかな
る通常の遅れも考慮された。
【０００４】クロック回路と離れている被刻時チップと
の間の伝送経路の設計において、被刻時チップのそれぞ
れのマスタークロックノードにおけるクロックパルスの
適切な操作と同期を確実にするために、通常相当の時間
と費用が消費されている。他の制御不能な変数を考慮し
なければ、オッシレータからのクロックパルスは、独立
した伝送ラインを通ってそれぞれの被刻時チップへ送ら
れ、そして、その伝送時間はそれぞれの伝送経路につい
て等しく、即ち少なくともクロックパルス周期の既知の
倍数に設計されているので、理論的には、クロックパル
スは要求されたタイムウィンドウの範囲内でそれぞれの
チップ上のマスタークロックノード又はチップの境界に
到着することになる。
【０００５】この設計プロセスが満足行く結果をもたら
すことを認めるとしても、その設計プロセスでは、個々
の回路コンポーネント及び伝送要素の製造において生
じ、これらのコンポーネント及び要素での伝送時間に影
響するプロセス変数を、考慮しないか又は考慮すること
ができない。そのような変数の例としては、使用される
材料の群の相違、導体を形成している金属化経路の幅と
厚さ及び様々な条件下で製造される導電要素を含んでい
る。たとえ前記又はその他の変数が満足な許容範囲にあ
り、そして単体では十分に満足のいく要素及び導体を製
造できたとしても、それらの要素及び導体を介する実際
の伝送時間と公称伝送時間との間に結果として生ずる差
は、これらの導体及び要素が組み込まれるシステム設計
の段階では補償されない。同様に動作温度の変動も初期
の設計では補償されない。
【０００６】公称値からのこれらの変動は、あるケース
では相殺され、また、他の場合は累積されるかもしれな
いが、もし累積されるならば、その変動量は最終的にそ
のシステムで設計された同期を損なうほどのスキュー又
は後れを、被刻時チップの特定のマスタークロックノー
ドへのクロックパルス到着時間にもたらし、タイムウィ
ンドウがこれらの変動に適応するように拡張されない限
りシステムの故障になる。タイムウィンドウのいかなる
拡張もシステムのサイクルタイムを拡大し、システムの
動作をより遅くすることになる。
【０００７】結果として、システム内で使用されるすべ
てのコンポーネント及び要素に関する製造誤差は、伝送
時間におけるいかなる変動も正確に制限するために、非
常に厳重なレベルに維持されなければならない。タイミ
ングパルスを同期させるための従来のアプローチにおけ
る前述の不利益は、以下に述べるようにして克服するこ
とができる。
【発明が解決しようとする課題】
【０００８】本発明の目的は、複雑な電子システムにお
いて、被刻時チップ上のマスタークロックノードまでの
クロックパルスの伝送時間を論理的に制御することであ
る。
【０００９】本発明の他の目的は、被刻時チップ上のマ
スタークロックノードにおけるクロック信号の到着時間
を制御するために、クロック信号の伝送時間を任意の長
さの伝送ラインにおいて調整することである。
【００１０】さらに本発明の他の目的は、オッシレータ
クロックにより供給されるクロック信号により、被刻時
チップ上のマスタークロックノードでクロック信号の位
相を調整し同期化を図ることである。
【課題を解決するための手段】もし被刻時チップのノー
ドにおけるクロックパルスの到着時間の制御に電子的可
変制御が使用されたら、製造プロセスにおける変動は、
理想よりも大きな許容範囲を想定することができ、ま
た、製造プロセスの許容範囲及び制御を厳格に維持する
ためのコストが減少する。離れたチップ及びそのような
チップ上の電子回路を刻時するための共振刻時システム
は、クロック信号源即ちオッシレータ、位相指示出力を
有する位相検出器、遅延プログラミングロジック要素、
被刻時チップ及び遅延プログラミングロジック要素と被
刻時チップの間に配線している一対の伝送ラインを備え
る。被刻時チップは、そのマスタークロックノードと接
続される受信アンプと送信アンプの両方を備える。位相
検出器は、オッシレータからのクロックパルス列を受信
するためにオッシレータに接続され、また、伝送ループ
から戻ってきたクロックパルス列を受信するために遅延
プログラミング要素に接続されている。位相検出器は、
二つのパルス列の位相関係を確認するために両者を比較
する。この位相検出器はそれから、遅延プログラミング
ロジックに位相関係を示す信号を出力する。遅延プログ
ラミングロジックは被刻時チップとの間の往復の伝送ラ
インの両方の伝送パスに遅延時間を加えるために、位相
検出器からの位相指示信号により制御される。位相検出
器による位相比較動作は、オッシレータからのクロック
パルス及び伝送パスから戻ってきたクロックパルスの位
相が一致するまで継続し、遅延時間を加えるために遅延
プログラミングロジックに信号を送る。
【００１１】システムの基準クロック周波数において、
被刻時チップ上のマスタークロックノードにおける位相
が、位相検出器における位相と一致することを確実にす
るために、位相調整はその基準周波数の半分で行われ
る。従来の周波数制御を用いて伝送経路長の電子的チュ
ーニングを行うことにより伝送時間の調整が終了したの
ち、その周波数はシステムの基準周波数に戻される。ク
ロックパルスをオッシレータから被刻時チップ上のマス
タークロックノードへ運び、その被刻時チップから位相
検出器へ戻すための伝送時間は、半分の周波数で調整さ
れる。オッシレータ信号及び戻りの信号の位相が０度又
は３６０度のいずれかになっているときに、被刻時チッ
プ上のノードが実際はクロック信号の半分の位相即ち１
８０度にあるというような曖昧な条件の可能性をなくす
ためである。基準周波数の半分で電子的チューニングを
行なうことにより、オッシレータからマスタークロック
ノードへ行って、位相検出器に戻る往復の伝送時間がク
ロック周期の奇数倍に等しいために、そのノードはクロ
ック周期の半分だけの位相がずれることが考えられる。
しかしながら、そのクロック周期の偶数倍になっている
総ループ伝送時間のために、クロック周波数がシステム
の基準動作周波数まで上昇された時、マスターノードに
おけるクロックパルスの到着時間は、オッシレータから
発出し位相検出器により受信されているパルスと同一位
相になる。
【００１２】オッシレータとそれぞれの被刻時チップ上
のマスターノードとの間に同じような電子チューニング
回路を配置することにより、それぞれのマスタークロッ
クノードにおける信号の位相が同一となり、同時かある
いは少なくとも許容されるタイムウインドウの範囲内で
生ずるように、クロック信号を調整あるいはシフトする
ことができる。クロックパルスは、すべて同一であるか
らクロックパルスのリーディングエッジは、タイミング
即ちクロック信号としての役に立ち、従って同じパルス
が同時にすべての被刻時チップ上のノードに存在してい
る必要はない。各マスタークロックノードにおけるクロ
ックパルスの受信が同期していることだけが必要であ
る。このように、ループの伝送時間は、クロックサイク
ルの偶数倍であればよく、すべてのループについて、同
じである必要はない。
【実施例】最初に図１について説明すると、ここではコ
ンピュータのような電子的システムの中のチップの刻時
化についての従来のアプローチ方法が示されている。被
刻時チップ１０はすべてクロック伝送ライン１２により
クロックバッファ１４に接続されている。クロックバッ
ファ１４には、クロックパルス列の形式で信号が供給さ
れ、それは図に示されていないが、５０％デューティ方
形波パルス列でオッシレータ１６により供給される。
【００１３】クロックバッファ１４からクロック伝送ラ
イン１２に接続しているクロック伝送ライン１８は、同
時にクロックをクロックバッファ１４から被刻時チップ
１０に供給する。それぞれのチップ１０へのすべてのラ
インは、図のように分岐させる替わりに、必要に応じて
クロックバッファ１４の出力から直接導出することがで
きる。クロックバッファ１４からそれぞれのチップ１０
上のオンチップクロックバッファ２０までのライン全長
は等しくなるよう設計され、それは伝送時間の観点から
計測した場合の長さである。このアプローチはクロック
バッファ１４から出たクロックパルスがそれぞれの被刻
時チップ１０のオンチップバッファ２０に正確に同時に
到着することを可能にする。この固定化したオープンル
ープのアプローチは図１におけるように非常に単純にみ
える一方、コンピュータシステムの中で、チップ１０が
互いに離れて配置されるようなときはクロック伝送ライ
ン１８、１２の長さを等しくするのは困難で時間を必要
とし費用も高い。
【００１４】上述のように、従来は等しい経路長を保証
するために処理パラメータ、許容値及び広範囲の設計モ
デルの化を極めて正確に制御する必要があった。次に本
発明の実施例を示す図２について説明する。
【００１５】本発明による共振刻時システムが、被刻時
チップ１１０上で回路を刻時するために提供されてい
る。被刻時チップ１１０は複数の電子回路を有している
が、それらはクロックパルスにより制御される以外本発
明になんら関係がないので、それらの説明は省略する。
本発明と被刻時チップ１１０上の電子回路の間の唯一の
関係は、それらの回路の適切な同期動作のためのクロッ
ク信号が本発明の刻時システムにより提供されるという
ことである。
【００１６】被刻時チップ１１０にはマスタークロック
ノード１１２が設けられており、それはクロック信号が
分配されるチップ１１０における唯一のポイントであ
り、そこからここには示されていないチップ回路のため
のすべてのクロック信号が引き出されている。
【００１７】チップ１１０には、さらにチップ１１０に
送られたいかなるタイミングパルス信号も受信し、それ
を増幅するための受信用アンプ１１４が設けられてい
る。この増幅の成果は、信号を増強し適切なレベルのも
のを提供する一方、伝送されてきたクロック信号に混在
したノイズをそのすべてではないにしてもある部分をマ
スクし取り去るということである。
【００１８】チップ１１０にはさらに、同様に受信アン
プ１１４からオンチップマスタークロックノード１１２
へ伝送されるタイミング信号を増幅する送信アンプ１１
８が設けられている。送信アンプ１１８は、その信号が
共振刻時システムの位相検出器１２０に戻るに十分な強
さを有することを保証する。
【００１９】ここでオッシレータ１１６について説明す
ると、それは適切な周波数で５０％デューティサイクル
の対称方形波を供給する従来の設計で用いられているも
のである。オッシレータ１１６の出力は、位相検出器１
２０及び遅延回路１２２に接続される。遅延回路１２２
は、オッシレータ１１６の出力をタイミングパルス列の
形式で受信し、それから同じタイミングパルス列を遅延
させた後で伝送ライン１２４に伝送する。オッシレータ
１１６から信号を受信し伝送ライン１２４に伝送するま
での遅延時間は、位相検出器１２０に応答する遅延プロ
グラミングロジック１２３により決定及び変更される。
遅延プログラミングロジック１２３は、位相検出器１２
０に接続され、位相検出器１２０からの信号に応答す
る。この信号はオッシレータ１１６から出てくるタイミ
ングパルス列と位相検出器１２０により受信されるタイ
ミングパルス列の間の位相関係を示す。
【００２０】伝送ライン１２４は遅延プログラミングロ
ジック１２３の出力に接続された追加の送信アンプＴＸ
から被刻時チップの受信アンプ１１４まで延びている。
被刻時チップ１１０上の送信アンプ１１８からは、遅延
プログラミングロジック１２３の入力に接続された追加
の受信アンプＲＸまで伝送ライン１２６が延びている。
伝送ライン１２４と１２６は等しい長さになっており、
それゆえに等しい伝送時間になっている。
【００２１】伝送ライン１２４及び１２６の実際の長さ
は任意で、コンピュータシステムの物理的な配置と設計
だけで決定される。伝送ライン１２４及び１２６の長さ
を決定する主たる要因は、被刻時チップ１１０と遅延回
路１２２及びオッシレータ１１６との間の物理的な距離
である。
【００２２】遅延回路１２２は、伝送ライン１２４、１
２６を通過する信号を遅延し、それはその信号が遅延回
路１２２を通過してオッシレータ１１６からチップ１１
０へ行く時及びチップ１１０から位相検出器１２０に戻
ってくる時である。
【００２３】図２より容易にわかるように、位相検出器
１２０には二つの入力があり、一つはオッシレータ１１
６からのもので、もう一つは遅延回路１２２からのもの
である。二つの入力に応答する位相検出器１２０は、遅
延回路１２２の遅延プログラミングロジック１２３に接
続されている二つの出力を備える。遅延プログラミング
ロジック１２３は、位相検出器１２０から来る信号に応
答して、位相検出器１２０によって指令された付加的な
遅延時間を挿入するために信号を流すタップ１２１を選
択するための内部接続をし、このように、オッシレータ
１１６からマスタークロックノード１１２へ及び位相検
出器１２０への戻りの伝送経路長の効果的な延長がなさ
れる。遅延時間の増加は、伝送時間を電気的に調整し図
２の回路を同調するために、遅延回路１２０により伝送
ライン１２４及び１２６を電子的に延長することで達成
される。位相検出器１２０からの信号は、オッシレータ
１１６からのパルス信号と遅延回路１２２からくるリタ
ーン信号が、位相検出器１２０により同位相と検出され
るまで継続して出力される。
【００２４】位相検出器１２０への二つの信号入力が同
相であれば回路は同調されており、遅延回路１２２はそ
の特性を維持して回路の二つの経路、即ち遅延回路１２
２及び伝送ライン１２４を経由する出力経路と、伝送ラ
イン１２６及び遅延回路１２２を経由したリターン経路
に一貫した遅延時間を供給する。被刻時チップ１１０上
のマスタークロックノードがタイミング及び電気特性の
観点から常に完全な経路上の中立点におかれるように、
伝送ライン１２４及び１２６における伝送遅延が等しく
される。位相検出器１２０及び遅延回路１２２はリター
ンの位相の遅れ又は進みを検出し調整する。
【００２５】次に図３において、「伝送クロック」と称
し図に示しているクロックパルス列は、図２のオッシレ
ータ１１６により生成され、伝送される５０％デューテ
ィサイクルの方形波信号を表す。その「伝送クロック」
パルス列は、第１サイクルの０度の位置１３０、３６０
度の位置１３２及び第２サイクルの３６０度の位置１３
４にパルスリーディングエッジを有する。
【００２６】図３において「伝送クロック」パルス列の
下に示されているのは、「受信クロック」パルス即ち、
マスタークロックノード１１２のループを経由して伝送
され位相検出器１２０に戻って来た時のフィードバック
クロック信号である。受信クロックパルスのリーディン
グエッジ１４０は、右の方にずれ、「伝送クロック」パ
ルスのリーディングエッジ１３０より時間的に遅れてい
る。このエラーは「受信クロック」パルスリーディング
エッジ１４０を「伝送クロック」パルス列のクロックパ
ルスと同相にすることにより解決されなければならず、
それはエラー＃１として示されている。リーディングエ
ッジ１４０は、リーディングエッジ１３０より遅れてい
ると考えるだけでなく、リーディングエッジ１３２より
進んでいると考えてもさしつかえない。最初に遅延回路
１２２によりなされる唯一の調整は、遅延時間を加える
ことであるため、「受信クロック」エッジ１４０は効果
的に右方向に移動する。それゆえに、エッジ１４０はリ
ーディングエッジ１３２であると考えなければならな
い。従って、エラー＃１はその回路の全伝送時間に加え
なければならない遅延時間を表し、その遅延時間の半分
は図２の回路の伝送ライン１２４に、残りの半分は１２
６に加えられる。
【００２７】「受信クロック」パルスのリーディングエ
ッジ１４２の例は、オッシレータ１１６によりリーディ
ングエッジ１３０が伝送された後、「伝送クロック」列
の１サイクルよりも長く２サイクルよりも短い期間にお
いて、パルスのリーディングエッジ１４２が受信される
という条件を示している。これらの条件の下において
は、「受信クロック」パルスのリーディングエッジ１４
２を「伝送クロック」パルス列のリーディングエッジ１
３４と同相にするために、リーディングエッジ１４２を
遅延させる必要がある。この例での遅延させるべき時間
は、エラー＃２として図示されている。「受信クロッ
ク」パルスのリーディングエッジ１４０をリーディング
エッジ１３２と同期させるための遅延が導入されると、
遅延されたクロックパルスのリーディングエッジは１４
０ａのところにくる。
【００２８】図２の回路を完全に通過するために要求さ
れる伝送時間に付加的な遅延を導入することによって、
適切に遅延されているリーディングエッジ１４２を有し
ている「受信クロック」パルスの第２の例においては、
遅延された「受信クロック」パルスのリ−ディングエッ
ジ１４２ａが「伝送クロック」パルス列のリーディング
エッジ１３４と一致しているように図示されている。
【００２９】リーディングエッジ１３０がリーディング
エッジ１４０として受信されたときの遅延時間は、完全
な一サイクルタイムよりも短く、従って受信クロックパ
ルスのリーディングエッジ１４０ａをリーデングエッジ
１３２と同相にするための調整と遅延が行われた後は、
オッシレータ１１６から出て回路を通過し、位相検出器
１２０に戻ってくるまでのクロックパルスの完全な伝送
において、丁度１クロック信号サイクルタイムの遅れが
ある。同様に、リーディングエッジ１３０がリーディン
グエッジ１４２として受信され、リーディングエッジ１
３４と同期させるために１４２ａまで調整され遅延され
と、信号の伝送時間は２サイクルになる。
【００３０】これら二つの例は、クロックパルスのそれ
ぞれのリーディングエッジ１３０、１３２、１３４、１
４０、１４２の相対的な位相を検出するに過ぎない位相
検出器１２０において、実存する曖昧さを示している。
位相検出器１２０には、位相の遅延がサイクルの奇数倍
か偶数倍かを決定する能力はない。図２のタイミングシ
グナルループにおいて、遅延サイクル数が奇数であれ
ば、被刻時チップ１１０のマスターノード１１２におけ
るタイミングシグナルは、伝送クロック信号のトレイリ
ングエッジ１３１であり、リーディングエッジ１４０ａ
及び１３２が完全に同位相になる。
【００３１】オッシレータ１１６から同一の回路を経由
して第２の被刻時チップ１１０までの信号伝送時間が、
完全な２サイクル即ち偶数サイクルを要求するかも知れ
ないので、リーディングエッジ１４２ａが適切にリーデ
ィングエッジ１３４と一致していると第２の被刻時チッ
プ１１０上のマスタークロックノード１１２における信
号は、リーディングエッジ１３２と一致する。遅延時間
のこの差異により、第２の被刻時チップが１８０度位相
がずれているとき、第１の被刻時チップは同位相にあ
る。その場合コマンド信号やデータ信号は、受信回路が
それらを受信したり又は応答することができない時に伝
送されることになるので、これはコンピュータのような
複雑な電子システムの適切で信頼できる動作に対しては
許容できない条件である。従って、遅延がクロックパル
スサイクルの奇数倍である可能性によりもたらされる曖
昧さをなくすように図２に示されている回路の経路の電
気的な長さを調整することが必要である。
【００３２】よって、この点について「伝送クロック」
信号を、図３における「伝送クロック」の周波数の半分
で示しているタイミング線図の図４により説明する。図
４の「伝送クロック」パルス列は、リーディングエッジ
１５０及び１５４並びにトレイリングエッジ１５２及び
１５６を有する。図４における「伝送クロック」の周波
数が、図３の「伝送クロック」の周波数の丁度半分であ
り、そして、図上で比較のためリーディングエッジ１３
０、１５０が同位相にあれば、図４の「伝送クロック」
周波数のトレイリングエッジ１５２は、図３のリーディ
ングエッジ１３４に一致する。
【００３３】もし、「受信クロック」信号における調整
されていない遅延時間が、図３に示したクロック信号の
１サイクルより短ければ、その遅延時間は半分の周波数
のクロック信号の場合その半サイクルより短く、図４に
示される通り、リーディングエッジ１６０は、リーディ
ングエッジ１４０がリーディングエッジ１３０より遅れ
るのと同じ遅れの時間だけ、リーディングエッジ１５０
より遅れる。半分の周波数の「伝送クロック」で、リー
ディングエッジ１６０をリーディングエッジ１５４と同
期させるために、リーディングエッジ１６０が位相検出
器１２０で検出された時、それをリーディングエッジ１
５４と一致するまで遅延させることが必要である。エラ
ー＃３として示されている時間が、クロックパルス列の
全回路伝送時間に挿入され、リーディングエッジ１６０
がリーディングエッジ１５４と位相が一致するまで遅延
されると、リーディングエッジ１６０ａはリーディング
エッジ１５４と整列する。然る後、遅延プログラミング
ロジック１２３により回路に導入された遅延特性及び遅
延ファクタを変更することなく、周波数は図３に示した
完全な基準動作周波数に戻される。そのとき、遅延した
「受信クロック」信号は、「伝送クロック」のリーディ
ングエッジ１３４と位相が一致しているリーディングエ
ッジ１４２ａを有する。
【００３４】半分の周波数の「受信クロック」信号の遅
延時間を調整することの効果は、基準動作周波数に戻っ
たときにオッシレータから伝送されたパルスが再び位相
検出器１２０で検出されるまでの時間が常にクロックサ
イクルの偶数倍の遅延時間になるように、「受信クロッ
ク」及び「送信クロック」信号の位相を合わせることで
ある。「受信クロック」パルスの遅延時間が基準動作周
波数を有するクロックパルス列のサイクルの偶数倍に等
しいことを保証することにより、各被刻時チップ１１０
のマスタークロックノードの信号は伝送クロック信号と
同相になり、また他のマスタークロックノードが同様に
位相調整されれば他のすべてのマスタークロックノード
１１２のクロック信号と同位相になる。適切な遅延時間
を導入するために、他のディジタル制御遅延回路を使用
することもできる。これ以外にも本発明の形態の範囲内
で様々な変更が可能である。
【発明の効果】本発明により、複雑な電子システムにお
いて、被刻時チップ上のマスタークロックノードまでの
クロックパルスの伝送時間を論理的に制御することが可
能になった。本発明によりさらに、被刻時チップ上のマ
スタークロックノードにおけるクロック信号の到着時間
を制御するために、クロック信号の伝送時間を任意の長
さの伝送ラインにおいて調整することができた。本発明
によりさらに、オッシレータクロックから供給されるク
ロック信号により、被刻時チップ上のマスタークロック
ノードでクロック信号の位相を調整し同期化を図ること
ができた。
【図面の簡単な説明】
【図１】システムの刻時のための従来のアプローチを示
す。
【図２】本発明の回路を示す。
【図３】伝送されたクロックパルス及び、図２に示す回
路の位相検出器により受信された時のクロックパルスを
示す。
【図４】半分の周波数のクロックパルス及びオッシレー
タの出力をクロック信号を、被刻時チップ上のマスター
クロックノードのクロック信号と同相にするために必要
な変位を示す。
【符号の説明】
１１０ 被刻時チップ １１２ マスタークロックノード １１４ 受信アンプ １１６ オッシレータ １１８ 送信アンプ １２０ 位相検出器 １２１ タップ １２２ 遅延回路 １２３ 遅延プログラミングロジック回路 １２４、１２６ 伝送ライン １３０、１３２、１３４、１４０、１４２、１４０ａ、
１４２ａ、１５０、１５４、１６０、１６０ａ パルス
リーディングエッジ １３１、１５２ パルストレイリングエッジ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナンドレ・ジョ−ジ・ト−マス アメリカ合衆国78759 テキサス州オ−ス チン シ−クレット ドライブ 55810

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 被刻時電子チップのノードにおいてクロ
    ックパルスを同期させるためのクロックパルス位相制御
    システムであって、方形波のクロック信号出力を生成す
    るオッシレータと、それぞれが周期的な波形を有する二
    つの入力を受信する位相検出器と、遅延プログラミング
    ロジック回路と、マスタークロックノードを有する被刻
    時チップと、前記マスタークロックノード及び前記遅延
    プログラミングロジック回路にそれぞれ接続され、いか
    なる信号の伝送に対しても等しい伝送時間を有する一対
    の導電経路とを備え、前記位相検出器は、前記オッシレ
    ータの出力に接続されている第１の入力と、前記遅延プ
    ログラミングロジック回路に接続されている第２の入力
    とを有しており、前記オッシレータからの前記クロック
    信号及び前記遅延プログラミングロジック回路からのク
    ロック信号に応答して、前記遅延プログラミングロジッ
    ク回路を制御することにより遅延時間を変更し、それに
    よって、前記オッシレータからのクロックパルスが前記
    ノードを経由して伝送されたクロックパルスと同期され
    るクロックパルス位相制御システム。
  2. 【請求項２】 前記遅延プログラミングロジック回路と
    前記ノードの中間に受信アンプ及び送信アンプをさらに
    有する請求項１記載のクロックパルス位相制御システ
    ム。
  3. 【請求項３】 前記受信アンプ及び前記送信アンプは前
    記被刻時チップ上に配置され、前記ノードは前記アンプ
    のそれぞれに接続されている請求項２記載のクロックパ
    ルス位相制御システム。
  4. 【請求項４】 前記遅延プログラミングロジック回路の
    出力及び前記遅延プログラミングロジック回路の入力に
    それぞれ接続され、さらに前記一対の導電経路に接続さ
    れている追加の送信アンプ及び追加の受信アンプをさら
    に有する請求項２記載のクロックパルス位相制御システ
    ム。
  5. 【請求項５】 オッシレータからのクロックパルスのエ
    ッジを被刻時チップ上のノードにおけるクロックパルス
    のエッジと同期する方法であって、第１の周波数を有す
    るクロックパルス列を前記オッシレータから前記ノード
    へ伝送し、前記クロックパルス列と前記ノードから戻っ
    てきたクロックパルス列の相対的位相関係を検出し、検
    出した位相関係に基づいて前記オッシレータと前記ノー
    ドの間の伝送時間を調整することにより、前記オッシレ
    ータからのクロックパルス列と前記ノードからのクロッ
    クパルス列を同期させるクロックパルス列同期方法。
  6. 【請求項６】 前記第１の周波数を２倍にして刻時させ
    る請求項５記載の同期方法。
  7. 【請求項７】 被刻時チップのための電子的に調整可能
    な刻時システムであって、クロックパルス列を供給する
    クロック回路と、等しい長さの往路及び復路を有し、そ
    の中点に前記被刻時チップ上のマスタークロックノード
    が位置する伝送ループと、前記クロック回路及び前記伝
    送ループに接続され、前記クロック回路及び前記伝送ル
    ープからクロックパルスを受信する位相検出器とを具備
    し、前記往路及び前記復路はそれぞれ電気信号を遅延さ
    せるよう制御される遅延手段を有しており、前記往路は
    前記クロック回路に接続され、前記クロック回路からの
    クロックパルスを伝送し、それぞれの前記遅延手段は、
    前記位相検出器の出力に応答して、前記往路及び前記復
    路のそれぞれに等しい遅延時間をもたらすことにより、
    前記クロック回路及び前記復路からきて前記位相検出器
    により受信されるクロックパルスを同期させる電子的に
    調整可能な刻時システム。
JP7145808A 1994-06-30 1995-06-13 電子的に調整可能な刻時システム及びその調整方法 Pending JPH0832424A (ja)

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