JPH0321473A - 画像出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビットマップデータを展開して出力すべき画
像メモリを有する画像出力装置に関するものである。

従来の技術 画像出力装置のなかでも一般的である、レーザプリンタ
を例に従来の画像出カ装置を説明する。

第７図は従来のレーザプリンタのブロック図である。こ
こに示すようにレーザプリンタはインターフェース手段
２、ビデオデータ処理手段３、レーザスキャンユニット
部４（類下ＬＳＵ部と略称する。）、エンジン制御手段
５エンジンメヵ部６がらなる５つのブロックで構威され
ている。

以下にこの構成によるレーザプリンタの概略を説明する
。ホストコンピュータ１と接続されたレーザプリンタは
ホストコンピュータ１がら送られてくるテキストデータ
をインターフェース手段２を介して受信し、ビデオデー
タ処理手段３内のメモリに記憶する。次にこのテキスト
データはビデオデータ処理手段３内でイメージデータで
あるビットマップデータに展開され、出力装置であるＬ
ＳＵ部４から送られる水平同期信号〈以下ＨＳＹＮＣと
略称する〉に同期をとって、シリアル出力であるビデオ
データ（以下ＶＤＯＵＴと略称する）としてＬＳＵ部に
送られる。また、ビデオデータ処理手段３ではＶＤＯＵ
Ｔを出力するのに合わせて、紙送りやメインモータ駆動
などのエンジンメカ部６の制御をしているエンジン制御
手段５の管理を行なっている。このようにしてイメージ
データの画像形成を行なっている。

以上のように構成されるレーザプリンタにおいて、ビデ
オデータ処理手段３の従来の構成であるビデオデータ処
理部のブロック図を第８図に示す。

ここで７はＭＰＵ，８はＤＲＡＭを有しているＤＲＡＭ
ブロック部．、９はＶＲＡＭブロック部を示している。

１０はアドレスデコード手段であり、ＭＰＵ７のアドレ
スバス（ＭＰＵＡ）を入力としアドレスのデコードを行
い、ＭＰＵ７がＤＲＡＭブロック部８とＶＲＡＭブロッ
ク部９とのどちらのメモリとアクセスを要求しているの
かを識別し、後述ＤＲＡＭ調停千段１２に対しＤＲＡＭ
とのアクセス要求信号（ＤＲＡＭＲＱ）　、或は後述Ｖ
ＲＡＭ調停手段１６に対してＶＲＡＭ９とのアクセス要
求信号（ＶＲＡＭＲＱ）を発生させる。１１、１５、は
それぞれＤＲＡＭブロック部８及びＶＲＡＭブロック部
９のリフレッシュ手段であり、ＤＲＡＭブロック部８及
びＶＲＡＭブロック部９のリフレッシュを要求する手段
である。リフレッシュ手段１１は後述のＤＲＡＭ調停手
段１２に対してリフレッシュ要求信号（ＤＲＥＦＲＱ）
を発生させ、リフレッシュ手段１５は後述ＶＲＡＭ調停
手段１６に対してリフレッシュ要求信号（ＶＲＥＦＲＱ
）を発生させる。１２、１６はそれぞれＤＲＡＭブロッ
ク部８及びＶＲＡＭブロック部９の調停手段であり、Ｄ
ＲＡＭ調停千段ｌ２はアクセス要求信号ＤＲＡＭＲＱと
リフレッシュ要求信号ＤＲＥＦＲＱの調停をとり後述の
ＤＲＡＭタイミング千段ｌ３に対してどの調停をとった
がの状態を示すＤＲＡＭスタート命令信号郡（ＤＳＴＣ
ＯＭ）をＶＲＡＭ調停手段１６はアクセス要求信号ＶＲ
ＡＭＲＱとリフレッシュ要求償号ＶＲＥＦＲＱの調停を
とり後述のＶＲＡＭタイミング千段１７に対してどの調
停をとったがの状態を示すＶＲＡＭスタート命令信号郡
（ＶＳＴＣＯＭ）を送る。

ｌ４はアドレスバスＭＰＵＡを入力とし後述のＤＲＡＭ
タイミング手段１３に対してバンク切り換え状態信号群
（ＢＡＮＫＳＴ）を送るバンク切り換え手段である。こ
こでバンク切り換えはＤＲＡＭブロック部８内のテキス
トデータを記憶するユーザエリアが固定されており限り
があるため、メモリオーバーフローを起こさないように
ユーザーのテキストデータ量に応じてメモリを拡張する
必要があり、このＤＲＡＭ拡張の際に使用する。１３は
ＤＲＡＭタイミング信号であり、ＤＲＡＭ調停手段１２
から送られる信号群ＤＳＴＣＯＭによってＤＲＡＭブロ
ック部８に対してＤＲＡＭアクセスのためのタイミング
信号群（ＤＲＡＭＴ）を発生するとともに、バンク切り
換え千段１４から送られる信号群ＢＡＮＫＳＴを入力し
ＤＲＡＭブロック部８に対してバンク情報信号（　Ｂ　
Ａ　Ｎ　Ｋ　Ｏ〉を送る。第８図には図示していないが
、バンク情報信号ＢＡＮＫＯに対するＤＲＡＭブロック
部８と同様にバンク情報信号ＢＡＮＫＩおよびＢＡＮＫ
２に対する拡張ＤＲＡＭブロック部が存在するものとす
る。このようにＤＲＡＭブロック部８にはアドレスバス
ＭＰＵＡ，バンク情報信号ＢＡＮＫＯ，タイミング信号
群ＤＲＡＭＴ１データパスＭＰＵＤがつながれ、ＭＰＵ
７からＤＲＡＭへのアクセスを可能としている。１７は
ＶＲＡＭタイミング手段であり、ＶＲＡＭ調停手段１６
がら送られる信号群ＶＳＴＣＯＭを入力しＶＲＡＭブロ
ック部９に対してＶＲＡＭアクセスのためのタイミング
信号群（ＶＲＡＭＴ）を送る。ＶＲＡＭブロック部９は
アドレスバスＭＰＵＡ及びデータパスＭＰＵＤとに接続
され、信号群ＶＲＡＭＴを入力し後述のビデオ信号同期
手段１８からビデオデータ（ＶＤＢ）を通して送られる
クロツクに合わせてシリアル出力であるビデオデータを
ビデオ信号同期千段１８に送っている。このようにデー
タパスＶＤＢはクロック線とシリアルデータ線とシリア
ルデータ線で構戒されている。ここでＶＲＡＭブロック
部９のメモリバッファの容量は一般に限られているため
、このメモリバッファへのイメージデータの展開スピー
ドよりも同期信号ＨＳＹＮＣのシーケンシャル読み出し
スピードの方が速いときにはイメージデータ展開前のデ
ータの転送を行なうエラー状態（以下このエラー状態を
オーバーランという）が発生してしまう。このオーバー
ラン限界を広げるにはＶＲＡＭブロック部９のメモリバ
ッファの拡張が必要である。ｌ８はビデオ信号同期手段
であり、ＬＳＵ部（図示せず）から送られる同期信号Ｈ
ＳＹＮＣと同期をとり、プランキング時間をカウントし
て有効印字領域にＶＲＡＭブロック部９か送られるビデ
オデータを出力するようにＶＲＡＭブロック部９に対し
クロックを発生し、シリアルビデオデータ出力ＶＤＯＵ
ＴとしてＬＳＵに送っている。またＭＰＵ７は同期信号
ＨＳＹＮＣを検出し、出力データのラスク数をカウント
するとともに、ＶＲＡＭブロック部９及びビデオ信号同
期手段１８の制御、管理を行なっている。

以上のようにシステム及びユーザエリアをＤＲＡＭブロ
ック部８へ、イメージデータの展開はＶＲＡＭブロック
部９上へとメモリを分け独立させており、ＶＲＡＭブロ
ック部９においてはデュアルポートであるためＭＰＵ７
からのアクセスとビデオ信号同期千段１８からのクロッ
クによるアクセスが行い易いなど制御がしやすい構成で
あった。

反面、メモリ領域を広げるための各部方ボードがＤＲＡ
Ｍブロック部８とＶＲＡＭブロック部９に独立して必要
であるなどユーザーにとっては使い勝手が悪いシステム
構戒であった。

第９図に画像のイメージデータであるビットマップデー
タとして展開された文字を示す。例として文字Ａと文字
Ｂの展開について説明を行なう。

ここでは説明がしやすいように各文字が２５×２５のド
ットで構成され、１ドットを１ビット単位とし、黒く塗
った１ドットを１、空のドットをＯとして考える。文字
フォントの中にはこの２５×２５の各ビット情報を１か
Ｏの符合で記憶している。ＤＲＡＭに記憶してあるテキ
ストデータは、ＭＰＵを介して文字フォントを参照しな
がらＶＲＡＭのバッファへのビットマップデータとして
展開されていく。一般にこの展開は文字１つ１つを順次
展開しバッファに書き込んでいく。第９図においてはま
ず文字「Ａ」を先にＶＲＡＭのバ・ソファにビットマッ
プ展開を行ない文字フォントの符合に合わせて各ビット
を書き込んでいく。次に文字「Ｂ」のビットマップ展開
を行なうわけであるが、ここで文字「Ａ」と文字「Ｂ」
が重なっている場合には通常の書込動作を行なうと、文
字「Ｂ」の書込動作を行なう時点で２５Ｘ２５のビット
は文字ｒＢ」の情報で書き込まれてしまい、文字「Ａ」
が部分的に消えてしまうことになる。これを防ぐために
、文字「Ａ」を展開した後に文字「Ａ」と文字「Ｂ」の
ビット単位での論理和を行い、バッファ上に重ねた情報
を書き込むことで第９図のような重ね文字を各ことがで
きる。この機能を以下重ね書きと称する。一般にＶＲＡ
Ｍは、この重ね書き機能を有しており、以後取り上げる
ＶＲＡＭはこの機能を有しているものとして扱う。

次に第１０図のフローチャートを使って第９図のＭＰＵ
７が行なう制御を説明する。ここでＨＳＹＮＣ割り込み
ルーチンはＨＳＹＮＣにパルスが入力される毎に、ＭＰ
Ｕ？へ割り込みが発生する、以下フローチャートについ
て説明する。まずメインルーチンではステップ（ａ）は
変数Ｘ１Ｙを初期化する。ここでＸはＭＰＵ７がＶＲＡ
Ｍエリアへ書き込むラスタ一番号であり、ＹはＨＳＹＮ
Ｃ毎の割り込み回数を示すカウンタ数である。ステップ
（ｂ）ではＮに印字すべきラスター数を設定する。ステ
ップ（ｃ）ではＨＳＹＮＣ割り込みを許可する。ステッ
プ（ｄ）はビデオ信号同期手段１８に対してプランキン
グ時間などの設定を行い起動をかける。ステップ（ｅ）
はＶＲＡＭブロック部９にビットマップデータを書き込
むための空ラスターがあるか否かを判断するため、Ｘと
Ｙとの大小比較を行なう。もし空ラスターがないときは
ステップ（ｅ）に戻り、空ラスターがあるならばステッ
プ（ｆ）へ行く。ステップ（ｆ）ではビットマップデー
タを１ラスター分ＶＲＡＭブロック部９へ書き込み、Ｘ
の値を＋１加算する。ステップ（ｇ）ではＨＳＹＮＣカ
ウンタ数Ｙが印字すべきラスター数Ｎと等しいか否かを
判断し、もしＸｆ．Ｙならばステップ（ｈ）へ行く。ス
テップ（ｈ）ではビデオ信号同期手段１８を停止し、Ｖ
ＲＡＭブロック部９へのビットマップデータの書き込み
を終了する。次にＨＳＹＮＣ割り込みルーチンはステッ
プ（ｉ）は出力ラスター数Ｙの値を＋１加算する。ステ
ップ（ｊ）では印字が終了か否かを判断するためＹとＮ
とを比較して、もしＹ＝Ｎならばステップ（ｋ）へ、Ｙ
≠Ｎならば終了する。ステップ（ｋ）ではＨＳＹＮＣの
割り込みを禁止する。

発明が解決しようとする課題 しかしながらこの場合、ビットマップメモリとなるＶＲ
ＡＭブロック部の記憶容量は固定されており、ＤＲＡＭ
ブロック部とＶＲＡＭブロック部とが別・々のブロック
に分かれているため、記憶領域の増設が容易に行えなか
った。これを解決するためにＤＲＡＭブロック部とＶＲ
ＡＭブロック部とを１つの記憶手段内に設定することが
考えられるが、ＭＰＵがシステム領域として用いるＤＲ
ＡＭブロック部が脹らんだ場合、イメージ記憶領域とし
て設定しているＶＲＡＭブロック部、突然使用できなく
なることがあった。

課題を解決するための手段 この課題を解決するために本発明は、システム記憶領域
を有する記憶手段に該システム記憶領域とは離れたアド
レス領域にイメージデータ記憶領域を設定するイメージ
領域設定手段を備える。

作用 この構威によって、システム記憶領域とイメージ記憶領
域との間にアドレス空間が設けられることになる。

実施例 以下、本発明の一実施例における画像出力装置について
説明をする。

先ず第１図は、本実施例の構威を示すブロック図である
。ここで、３０は本画像出力装置を制御するためのマイ
クロプロセッサユニット（以下ＭＰＵと称する〉、３１
はＤＲＡＭブロック部４２が複数個ある場合にどのＤＲ
ＡＭブロック部をアクセスするかを決めるためのバンク
切り換え手段、３２はＭＰＵ３０から出力されたアドレ
スバスＭＰＵＡの値を変換するためのアドレス変換手段
、３３はアドレスデコード手段、３４はＤＲＡＭブロッ
ク部４２の記憶領域の一部分であるビデオバンドバッフ
ァ（以下ＶＢＢと称する）の記憶容量を切り換えるため
のＶＢＢモード切り換え手段、３５はビデオデータ出力
信号ＶＤＯＵＴを出力するためのビデオデータ発生手段
（以下ＶＤＧと称する）、３６はＤＲＡＭアドレス発生
手段であり、ＤＲＡＭブロック部４２へ出力するアドレ
スバスＤＲＡＭを生成する。３７はＤＲＡＭ用のリフレ
ッシュ手段であり、ＤＲＡＭのリフレッシュサイクル時
間の周期でＤＲＡＭアクセス要求信号ＲＥＦＲＥＱが出
力される。３８はＤＲＡＭ調停手段であり、ＤＲＡＭブ
ロック部４２への複数のアクセス要求信号の調停をとり
、どれか一つのアクセス要求のみアクセス許可する手段
である。３９はＤＲＡＭタイミング手段であり、ＤＲＡ
Ｍブロック部をアクセスするためのタイミング信号郡Ｄ
ＲＡＭＴ出力及びバンク信号ＢＡＮＫＯ，ＢＡＮＫ１、
ＢＡＮＫ２を出力する手段である。４０はＭＰＵのデー
タパスＭＰＵＤを電気的に接続するか否かを切り換える
ためのバス切り換え手段である。

４１は重ね書きパターン発生手段であり、重ね書きにつ
いては先に説明した機能である。４２はＤＲＡＭブロッ
ク部である。

以上のように構成された本実施例の画像出力装置のビデ
オデータ処理部ブロックの構戒について以下にその動作
を説明する。本ビデオデータ処理部ブロック構戒でのデ
ータの処理の概要を先ず説明する。外部より印字すべき
データがＤＲＡＭブロック部４２の一部であるユーザデ
ータエリアに格納されているので、本データをＭＰＵ３
０によりビットマップのデータに展開する。この際フォ
ントデータが必要な場合にはフォントメモリ（図示せず
〉を参照する等の処理を伴う。ビットマップデータは再
びＤＲＡＭブロック部４２の一部であるＶＢＢエリアに
格納される。本ＶＢＢエリアに格納されたデータをＶＤ
Ｇ３５を用いて読み出しを行い、本データをシリアルデ
ータに変換し、ＨＳＹＮＣの信号に同期させ前述したＬ
ＳＵで送信する。以上のデータ処理を行うための構成を
以下に説明する。

ＤＲＡＭブロック部４２でのアクセス要求は全部で４つ
のモードがある。第ｌはＭＰＵからのＶＢＢエリアへの
アクセス要求である。第２はＭＰＵからのＶＢＢエリア
以外のエリアへのアクセス要求である。第３はＶＤＧ３
５がＶＢＢエリアをアクセスするための要求である。第
４はＤＲＡＭブロック部４２のＤＲＡＭ上のデータを保
持するためのリフレッシュを行うためのリフレッシュア
クセス要求である。このようにＤＲＡＭブロック部４２
へのアクセスは４つのモードがあり、最低２モード、多
いときは３モードが同時にアクセス要求を出すため、何
らかの調停が必要になる。これらの調停をとる手段が３
８に示すＤＲＡＭ調停手段であり、ＭＰＵからのＶＢＢ
エリアへのアクセス要求信号ＶＢＢＲＱと、ＭＰＵから
（７）ＶＢＢエリア以外へのアクセス要求信号ＭＰＵＲ
Ｑと、リフレッシュ手段３７からのアクセス要求信号Ｒ
ＥＦＲＱの４信号を入力し、内部で調停をとり、そのう
ち１つのアクセス要求信号を許可し、スタート命令信号
群ＳＴＣＯＭを出力することにより、何れのアクセス要
求を実行するのかをＤＲＡＭタイミング手段３９へ知ら
せる。ＤＲＡＭタイミング手段３９は前述の信号群ＳＴ
ＣＯＭ及びＤＲＡＭブロック部４２が複数個ある場合に
必要なバンク切り換えのためのバンク切り換え手段３ｌ
の出力信号ＢＡＮＫＳＴを入力し、本手段でＤＲＡＭア
クセスのために必要なタイミング信号群ＤＲＡＭＴを発
生させると共にバンク切り換え信号ＢＡＮｏＸＢＡＮＫ
Ｉ　ＢＡＮＫ２を発生させる。またＤＲＡＭアドレス発
生手段３６はＤＲＡＭ調停手段３８でどのアクセス要求
を実行するかをＤＲＡＭタイミング手段３９に知らせ、
そのタミングに応じてどのアドレスバスをＤＲＡＭブロ
ック部４２へ送出すればよいかを決定する。従ってＤＲ
ＡＭアドレス発生手段３６はＤＲＡＭタイミング千段３
９のアドレス切り換え制御出力信号群ＤＡＧＣＯＭがＤ
ＲＡＭアドレス発生手段３６へ入力されると、この信号
群ＤＡＧＣＯＭに従って、ＶＢＢアドレスバスＶＢＢＡ
，ＭＰＵアドレスバスＭＰＵＡ，ＶＤＧ７ドレスバスｖ
ＤＧＡのいずれかを選択しＤＲＡＭブロック部４２へ送
出するアドレスバスＤＲＡＭＡへ接続する機能を有して
いる。

次にＶＢＢエリアにおける重ね書きの動作について説明
する。従来例で説明したようにＶＢＢエリアでの重ね書
きが必要であるが、本発明におけるＤＲＡＭブロック部
４２は従来例でのＶＲＡＭの付加機能を持たないため重
ね書きの手段が別途必要である。まず、ＭＰＵ３０から
ＶＢＢエリアへ書きこみデータがデータパスＭＰＵＤを
通して送出されるのでこのデータは重ね書きパターン発
生千段４１のＡ部へ入力きれる。また一方ＤＲＡＭタイ
ミング信号３９よりＤＲＡＭブロック部４２への読み出
しタイミングが実行されＶＢＢエリアのデータがＤＲＡ
ＭデータパスＤＲＡＭＤを通して重ね書きパターン発生
手段４１のＢ部へ入力される。この部への入力データを
ＤＲＡＭタイミング手段３９の出力信号ＯｖＣによりラ
ッチし、Ａ部へ入力されたデータと重ね合わせの演算を
実行し、最終ＶＢＢエリアへ書きこむデータとしてデー
タパスＤＲＡＭＤへ出力する。このように■ＢＢエリア
のデータを読み取りＭＰＵ３０から送出されたデータと
重ね合わせの演算を行い、その結果をＶＢＢエリアへ書
き込む。このような方法をリードモディファイライトと
いい、以下ＲＭＷと称する。以上のようにＭＰＵ３０か
らみればＶＢＢエリアへ書き込みサイクルが一回あるよ
うにしか認識できないが、実際のハードウエアではＲＭ
Ｗサイクル自動的に作り出しているのである。

これらのサイクルはＤＲＡＭタイミング手段３９で全て
作られている。

次にＶＢＢモード切り換え手段３４について説明する。

ＶＢＢエリアは後で詳細に説明するがＶＢＢエリアのメ
モリ容量を可変にしたり、またＤＲＡＭブロ：ソク部４
２のメモリ容量を増すために複数個のＤＲＡＭブロック
部へ拡張したときにＶＢＢエリアのローテーションを変
更する必要がある。いま仮にＶＢＢエリアのメモリ容量
を変化させたとする。このときの動作はＭＰＵ３０から
ＶＢＢモード切り換え手段３４ヘデータパスＭＰＵＤを
介してメモリ容量情報を入力する。ＶＢＢモード切り換
え手段３４はＶＢＢデータパスＶＢＢＤを介してメモリ
容量情報を各手段、即ちＶＤＧ３５、アドレス変換手段
３２、バンク切り換え手段３１へ送出する。ＶＤＧ３５
は上記メモリ容量情報を入力して、メモリ容量情報に応
じてＶＤＧアドレスバスＶＤＧＡへ発生させる信号パタ
ーンを切り換える。ま゜た後述するがＶＢＢエリアはリ
ングバッファ方式を用いているため、実際にＭＰＵから
出力されるアドレス情報をＶＢＢ上の物理アドレス情報
に変換する必要があるためメモリ容量情報に応じてアド
レス変換手段３２を切り換えることが必要となる。また
バンク切り換え手段３１はＶＢＢエリアのロケーション
を変更するときに用いる手段である。

次にＶＤＧ３５についてさらに詳細に説明する。

第２図はＶＤＧ３５の内部ブロック図である。４４はタ
イミング制御手段であり、ＶＤＧ３５の内部タイミング
を外部周期信号ＨＳＹＮＣと同期をとるためのものであ
る。４５はアドレス発生用カウンタ手段であり、＋１づ
つカウントアップするカウンタでありその出力をＶＢＢ
エリアをアクセスするためのアドレスバスとして用いる
。４６はＶＢＢメモリ容量選択手段であり、ＶＢＢエリ
アのメモリ容量情報をＶＢＢバスＶＢＢＤより入力し、
実際にＶＢＢエリアをアクセスするためのアドレスに変
換し、ｖＤＧアドレスバスＶＤＧＡへ出力するための手
段である。４７はデータラッチ手段であり、ｖＢＢエリ
アのデータがＤＲＡＭデータバスＤＲＡＭＤを介して入
力されるのでこれをラッチするための手段である。４８
はパラレルーシリアル変換手段であり、ｖＢＢエリアの
データをデータバスＶＤＱを介して入力し、本データを
パラレルデータからシリアルデータヘ変換し、ビデオデ
ータ出力信号ＶＤＯＵＴとして前述のＬＳＵへ送出する
。４９はＶＤＧ制御手段であり、ビデオデータ出力信号
ＶＤＯＵＴを何番目のラスターまで送出したかを知るた
めに外部同期信号ＨＳＹＮＣのパルス数をカウントしＭ
ＰＵ３０へＭＰ．ＵデータバスＭＰＵＤを介して送出す
る機能を有する。また、何番目のラスターまでビデオデ
ータ出力信号ＶＤＯＵＴを出力すべきかをＭＰＵ３から
ＭＰＵＤを介して入力し、ＭＰＵ３の指定するラスター
までＶＤＯＵＴから出力データを送出すると、自動的に
ＶＤＧ３５がストツブするようにストップ信号ＳＴＯＰ
をタイミング制御手段４４へ送出する機能を持っている
。また、同様にスタート信号を介してスタート機能も有
している。

次にＶＤＧ３５の内部ブロックの動作を説明する。外部
同期信号ＨＳＹＮＣに同期したクロツクをタイミング制
御手段４４で発生させ、本夕ロックを分周した信号ＰＳ
ＣＬＫＳＬＤ，ＶＤＧＲＱを作る。ＶＤＧＲＱはｖＤＧ
３５からＶＢＢ．Ｉ．リアをアクセスするためにＤＲＡ
Ｍ調停手段３８に送出される要求信号であり、このＤＲ
ＡＭ調停手段３８で許可されたときＶＤＧ３５から出力
されるアドレスバスＶＤＧＡのアドレスが示すＶＢＢエ
リアのデータをＶＤＧ３５へ読みこむ。一方アドレス発
生用カウンタ手段４５はタイミング制御千段４４の出力
信号ＡＣＬＫを人力することにより、カウンタを＋１づ
つ増加させるものであり、この出力をバスＱを介してＶ
ＢＢメモリ容量選択手段１６へ送る。ＶＢＢメモリ容量
選択手段４６はＶＢＢバスＶＢＢＤより入力されたＶＢ
Ｂエリアのメモリ容量に応じてバスＱからのデータを加
工し、実際のアドレス情報としてＶＤＧＡへ出力する。

ここでどのような加工かを説明すると、例えばメモリ容
量が少ない状態のときバスＱからのデータの上位ビット
を削除し、実際のアドレス空間に合うビット数のみをＶ
ＤＧアドレスバスＶＤＧＡへ出力する等のことを意味す
る。このように出力されたアドレスが示すＶＢＢエリア
のデータはＤＲＡＭデータパスＤＲＡＭＤを介してデー
タラッチ千段４７ヘラッチされる。このパラレルデータ
をパラレルーシリアル変換手段４８を介してシリアルデ
ータヘ変換し、ビデオデータ出力信号としてＶＤＧＯＵ
Ｔから送出する。以上第１図、第２図を用いてビデオデ
ータ処理部の信号の流れを説明した。

次にＶＢＢエリアの説明をする。ｖＳ３図にＤＲＡＭブ
ロック部４２のメモリマップを示す。５０はＤＲＡＭブ
ロック部４２の実メモリ空間を示す。

５１はシステムが使用するエリア、５２は画像形戒装置
にユーザが送出してきたデータを格納するユーザデータ
エイア、５３はＶＢＢエリアである。

５４はＭＰＵ３０からみたＶＢＢエリアの仮想メモリ空
間である。以上のようにマッピングされたメモリにおい
て仮想メモリ空間５４は画像形成装置から出力される印
刷用紙の１ページ分のビットマップに展開されたデータ
を格納する場所である。

いまＭＰＵ３が仮想メモリ空間５４にアドレスＡからＢ
へ順次ビットマップデータを書き込んだとき、実際には
実メモリ空間５０のＶＢＢエリア５３のアドレスａから
ｂへ順に書き込まれる。このデータはＶＤＧ３５を通し
てアドレスａからｂの順に読み出され、シリアルデータ
に変換されＬＳＵへ送出される。次に仮想メモリ空間５
４のアドレスＣからｄへ書き込まれたデータは同様に実
際にはＶＢＢエリアのアドレスａからｂへ書き込まれる
。以上のようになっているため、ＶＢＢエリア５３はリ
ングバッファの構成をとっている。従ってＶＢＢエリア
５３のデータはＶＤＧ３５を介してアドレスａからｂ　
ｓ　ａからｂ・・・と次々に読み出されＬＳＵへ送出さ
れる。またＭＰＵ３０から仮想メモリ空間５４ヘアドレ
スＡからＢ，ＣからＤ・・・とビットマップデータを書
き込んだとき、実際にはＶＢＢリア５３ヘアドレスａか
らｂｓａからｂと書き込まれる。

次に本実施例におけるＭＰＵ３０が行う制御を第４図の
フローチャートを用いて説明する。ここでＨＳＹＮＣ割
込ルーチンは、ハードウェア的には第１図の外部同期信
号ＨＳＹＮＣをＭＰＵ３０の割り込み端子へ入力するこ
とにより、ＨＳＹＮＣにパルスが入力される毎に、ＭＰ
Ｕ３０へ割り込みが発生する。このことは１ラスター毎
に割り込みが発生することを意味する。以下フローチャ
ートを説明する。まず、メインルーチンでは、ステップ
（イ）で変数Ｘ％Ｙを初期化する。ＸはＭＰＵ３０がＶ
　Ｂ　Ｂ　．ｒ．リアへ書き込むラスタ一番号であり、
ＹはＨＳＹＮＣ毎の割り込み回数を示すカウンタ数であ
る。ステップ（口〉では印字をすべきラスター数ＮをＶ
ＤＧに設定する。ステップ（ハ）においてＨＳＹＮＣ割
り込みを許可し、ＶＤＧに機動をかける。ステップ（二
）ではＶＢＢにビットマップデータを書き込むための空
ラスターがあるか否かを調べるためＸとＹとを参照し判
断する。もし空ラスターがないならばステップ（二）へ
戻り、あるならばステップ（ホ）へ移行する。ステップ
（ホ）はビットマップデータを１ラスター文ＶＢＢへ書
込、Ｘの値に１を加算する。

ステップ（へ〉ではＨＳＹＮＣカウンタ数が印字すべき
ラスター数と等しいか否かを判断し、もしＸｆ．Ｙのと
きステップ（二）へ戻り、Ｘ＝ＹならばＶＢＢへのビッ
トマップデータの書き込みを終了する。つぎにＨＳＹＮ
Ｃカウンタ数をＶＤＧから読み出して、Ｖへ格納する。

ステップ〈チ〉は印字が終了するか否かを判断するため
ＹをＮとを比較して、もしＹ＝Ｎならばステップ（り）
へ移行し、Ｙｖ＆Ｎならば終了する。ステップ（り〉に
おいてＨＳＹＮＣ割り込みを禁止する。以上第１図に示
すビデオデータ処理部ブロック構戒の動作説明を第２図
第３図及び第４図を用いて説明した。

次にＶＢＢエリアを可変にする場合の説明を第５図を用
いて説明する。ＶＢＢリアが６４ＫＢのとき実メモリ空
間でのアドレスＦＦＦＦＦ　（Ｈ）からＦＯＯＯＯ　（
Ｈ）に対応する仮想メモリ空間のアドレスはバンク１が
ＯからＦＦＦＦ　（Ｈ）バンク２が１００００　（Ｈ）
からＩＦＦＦＦ　（Ｈ）、バンク３が２００００　（Ｈ
）から２ＦＦＦＦ　（Ｈ）・・・となるため、仮想メモ
リ空間のアドレス上位ビットを無視して１６進数の下位
４桁のみを有効にすることにより簡単に実メモリ空間の
アドレスへ変換される。次にＶＢＢエリアが４８ＫＢの
ときは実メモリ空間でのアドレスＦＦＦＦＦ　（Ｈ）か
らＦ４０００　（Ｈ）に対応する仮想メモリ空間のアド
レスはバンクｌがＯからＢＦＦ　（Ｈ）　、バンク２が
ＣＯＯＯ　（Ｈ）から１７ＦＦＦ　（Ｈ）　、バンク３
が１８０００　（Ｈ）から２３ＦＦＦ　（Ｈ）となるた
め、上記６４ＫＢ時のように簡単に仮想メモリから実メ
モリへのアドレス変換ができない。

一般に次のようになる。

Ａｐ＝ＩＮＶ（Ａ　Ｉ−ＢｐｘＩＮＴ（Ａ　Ｉ／Ｂｐ）
）・”　（　１　）但しＡｐは実メモリ空間のアドレス
（物理アドレス〉、Ａｌは仮想メモリ空間のアドレス（
論理アドレス）ＢｐはＶＢＢのメモリ容量を示し、ＩＮ
Ｖ（Ｘ）はＸを２進数表示したとき、１とＯとを逆にす
ることを意味する。またＩＮＴ（Ｘ）はＸの整数部分を
示す。式（１）に示すように論理アドレスへ変換する変
換手段は乗除算器と加減算器とがあれば一般に実現でき
る。また上記の６４ＫＢ時のように２のｎ乗（ｎは整数
〉のＶＢＢメモリ容量のときは上位ビットを無視し、必
要なビット数のみを利用すればよいので簡単に構成でき
る。

以上説明したようにＶＢＢエリアを可変容量にするため
に第１図に示すアドレス変換手段３２を用い、その内部
は式（１）の機能を満足するように構成されている。

次に第６図にＤＲＡＭブロック部を拡張する場合のメモ
リマップを示す。ＤＲＡＭブロック部のみを別プリント
基板（以下拡張ＲＡＭボードと称する〉として、ユーザ
の希望に合わせメモリ容量を拡張できる構成をとった場
合の例である。第６図において左半分にＶＢＢエリアが
６４ＫＢで拡張ＲＡＭボードがない場合と拡張ＲＡＭボ
ードを１枚増設した場合を示す。図においてアドレスｅ
からｈが拡張された部分である。ここでもし拡張ＲＡＭ
ボードを１枚増設したときのＶＢＢエリアのマッピング
が固定であれば図のアドレスＣからｄに配置されるよう
になる。従ってユーザデータエリアがアドレスａからｂ
とｅからｈとに２分割されるため連続したユーザデータ
エリアが確保できなくなりデータ処理を行うときに煩雑
になる。

これを解消するためにＶＢＢエリアをメモリの最後尾に
マッピングし、図に示すようにアドレスｆからｈとすれ
ばよい。一般にメモリ容量を拡張しても最後のアドレス
は有効ビット数全部が全て１となる場合が多いため第１
図に示すＶＤＧ３５から発生されるアドレス生成のため
の手段は共用して仕様可能なためハードウエアは簡単に
実現できる。また一方ユーザデータエリアを連続して確
保するもう１つの方法はシステップムエリアに隣接して
ＶＢＢエリアをマッピングすればよいが、この場合シス
テップムの改訂に伴って、システムエリアの容量が変更
になったときＶ　Ｄ　Ｇ　３　５のハードウエアを変更
せざるを得ないため著しく不便である。以上の理由によ
り本実施例ではＶＢＢエリアを実装メモリの最後尾にマ
ッピングしている。

次に第６図の右半分に拡張ＲＡＭボードが２枚増設され
てＶＢＢエリアが６４ＫＢの場合と１２８ＫＢの場合と
を示す。図に示すようにＶＢＢエリアを可変にできるよ
うにしているためユーザデータエリアを連続して確保す
ることが容易に実現できかつユーザデータエリアの管理
も容易である。

また、外部より人力されるユーザからのデータ量に応じ
てＶＢＢエリア容量を最適化することが可能であり、従
来例で説明したオーバーランにも強いシステップムが構
戒できる。つまりユーザデータエリアに実際に格納され
ているユーザデータエリアに実際に格納されているユー
ザデータを除いた空エリアでＶＢＢエリアとして最大メ
モリ容量が確保できるＶＢＢメモリ容量を決定し、第１
図のＶＢＢモード切り換え手段に設定すればよいことが
わかる。またＶＢＢエリアが十分に確保できるか否かを
判別し、可能な場合には１ページ分のメモリ容量をＶＢ
Ｂエリアとして固定することも可能であり、この場合に
はオーバーランは絶対に発生しない。また第６図におい
て拡張ＲＡＭボードが１枚、２枚、無しの３つの場合に
ついて示しているがＶＢＢエリアのロケーションを最後
尾にもってくるためには第１図のバンク切り換え手段３
１に然るべき設定を行えばよい。以上ＶＢＢエリアを中
心に本発明の一実施例について説明した。

発明の効果 以上のように本発明はシステム記憶領域を有する記憶手
段に、システム記憶領域とは離れたアドレス領域にイメ
ージ記憶領域を設定するようにしたので、システム記憶
領域とイメージ記憶領域とを１つの記憶手段内に設けた
場合にシステム記憶領域が急に脹らんでも、イメージ記
憶領域が使用出来なくなるということが防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるビデオデータ処理部
のブロック構戒図、第２図は同ＶＤＧ内部のブロック図
、第３図は同仮想メモリ空間と実メモリ空間を示すメモ
リマップ図、第４図は同フローチャート、第５図は同Ｖ
ＢＢエリアを可変にする場合のメモリマップ図、第６図
は同ＤＲＡＭブロック部を拡張する場合のメモリマップ
図、第７図はレーザープリンタのブロック構成図、第８
図は従来のビデオデータ処理部のブロック構戒図、第９
図は重ね書きの説明のためのビットマップデータ展開図
、第１０図は従来の制御手順を示すフローチャートであ
る。 ５・・・エンジン制御手段、６・・・エンジンメカ部、
４２・・・ＤＲＡＭブロック部、９・・・ＶＲＡＭブロ
ック部、１２・・・ＤＲＡＭ調停手段

Claims (1)

1. 【特許請求の範囲】 １）処理手段によって処理された画像データをビット展
   開して出力する画像出力装置であって、処理手段によっ
   て用いられるシステム記憶領域を有する記憶手段と、 前記記憶手段に設定されたシステム記憶領域とは離れた
   アドレス領域にビット展開されたイメージデータを記憶
   するイメージ領域設定手段と、を有することを特徴とす
   る画像出力装置。 ２）前記イメージ領域設定手段は、イメージ記憶領域を
   前記記憶手段の最後尾のアドレスから設定することを特
   徴とする特許請求の範囲第１）項に記載の画像出力装置
   。