JPH03216015A

JPH03216015A - ドライバー回路

Info

Publication number: JPH03216015A
Application number: JP2010794A
Authority: JP
Inventors: Toru Shiomi; 徹塩見
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-01-20
Filing date: 1990-01-20
Publication date: 1991-09-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は入力記号を電流増幅して負荷に供給するため
のドライバー回路に関するものである。

〔従来の技術〕

第４図、第５図は例えば特開昭６２−１２３８２５号公
報に示された従来のドライバー回路を含む人カバッファ
回路の構成を示す回路図であり、第５図は第４図のドラ
イバー回路を改良し、さらに高速化させた回路の回路図
である。図において、（１）はＥＣＬバッファ回路、（
２）はレベル変換回路、（３Ｃ）はＢ　ｉ　ＣＭＯＳド
ライバー回路、（３ｄ）はＢｉＮＭＯＳドライバー回路
、（１１）、（１２）、（１６）〜（１８）、（２０）
〜（２３）、（３６）、（３７）、（４２）、（４３）
、はバイボーラトランジスタ、（１３）、（１４）、（
１５）、（１９）、（２４）、（２５）は抵抗、（３２
）（３８）、（４６）、（４７）、（５０）、（５１）は
ＰＭＯＳトランジスタ、（３３）〜（３５）、（３９）
〜（４１）、（５２）、（５３）はＮＭＯＳトランジス
タである。第４図において、ＥＣＬバッファ回路（１）
は、ハイポーラＥＣＬ回路により構成され、ＥＣＬレベ
ルの信号Ａを受け、ＥＣＬレベルの相補な信号ａ、ａを
出力する。レベル変換回路（２）は、２つのカレントミ
ラー回路により構成され、ＥＣＬレベルの相補な信号ａ
，ａを受け、ＭＯＳレベルの相補な信号ｂ，ｂを出力す
る。Ｂ　ｉ　ＣＭＯＳドライハ−回路（３Ｃ）は、バイ
ポーラトランジスタとＣＭＯＳ回路との複合により構成
され、レベル変換回路（２）から出力される相補な信号
ｂ．ｂのトライブ能力を増加させるために用いられる。

ＥＣＬバッファ回路（１）は、バイポーラトランジスタ
（１１）、（１２）および抵抗（１３）を含むＥＣＬ入
力回路部と、抵抗（１４）、（１５）、（１９）および
ハイポーラトランジスタ（１６）．（１７）、（１８）
を含むカレントスイッチ部と、バイポーラトランジスタ
（２０）、（２１）、（２２）、（２３）および抵抗（
２４）、（２５）を含むＥＣＬ出力回路部とからなる。

通常、正側の電源電圧ＶＣＣはＯｖ設定ざれ、負側の電
源Ｖｒ．ｇｉｄ−４．　　５Ｖマたは−５６　２ｖに設
定される。バイポーラトランジスタ（１１）のヘースに
はＥＣＬレベルの信号Ａが与えられる。

信号Ａのｒ｝ｉＪレベルは−０．９ｖであり、「Ｌ」レ
ベルは−１．７■である。エミッタフォロワトランジス
タであるバイポーラトランジスタ（２０）および（２１
）のエミッタからは、それぞれＥＣＬレベルの信号ａ，
ａが出力される。信号ａ，ａの「Ｈ」レベルは、電源電
圧ｖｃｃからエミッタフオロワトランジスタのベース・
エミッタ間電圧ＶＢＥたけ低下したレベル（約−０．８
Ｖ）となる。信号ａ，ａの「Ｌ」レベルＶＬは、次式に
より求められる。

Ｖ’＋．　＝Ｖｃｃ　　Ｉ　・Ｒ　　ＶＢＥ　　　　　
−（Ｌ）ここで、■は抵抗（１４）または（１５）に流
ねる電流の電流値、Ｒは抵抗（１４）または（１５）の
抵抗値である。また、バイポーラトランジスタ（１７）
のヘースには基準電圧Ｖａａが与えられる。基準電圧Ｖ
ＢＢにより入力しきい値か定められる。バイポーラトラ
ンジスタ（１２）、（１８）、（２２）、（２３）のベ
ースには基準電圧Ｖ　ＣＳＩが与えられる。基準電圧Ｖ
ＣＳＩによりカレントスイッチ部およびＥＣＬ出力回路
部の電流値が定められる。

レベル変換回路（２）は、ＰＭＯＳトランジスタ（４６
）、（４７）およびＮＭＯＳトランジスタ（４８）、（
４９）を含む第１のカレントミラー回路と、ＰＭＯＳト
ランジスタ（５０）、（５１）およびＮＭＯＳ｝ランジ
スタ（５２）、（５３）を含む第２のカレントミラーと
からなる。ＰＭＯＳトランジスタ（４６）、（５１〉の
ゲートには信号ａが与えられ、ＰＭＯＳトランジスタ（
４７）、（５０）のケートには信号ａか与えられる。Ｐ
ＭＯＳトランジスタ（４７）とＮＭＯＳトランジスタ（
４９）との接続点がらＭＯＳレベルの信号ｂか出力され
、ＰＭＯＳトランジスタ（５１）とＮＭＯＳＩ−ランジ
スタ（５３）との接続点からＭＯＳレベルの信号ｂか出
力される。信号ｂ，ｂの「Ｈ」レベルは電源電圧であり
、「Ｌ」レベルは電源電圧ｖ６Ｅである。

ＢｉＣＭＯＳドライバー回路（３Ｃ）は、ＰＭＯＳトラ
ンジスタ（３２）およびＮＭＯＳＩ−ランジスタ（３３
）を含む第１のＣＭＯＳインバータと、ＰＭＯＳトラン
ジスタ（３８）およびＮＭＯＳトランジスタ（３９）を
含む第２のＣＭＯＳインバータと、ＮＭＯＳトランジス
タ（３４）、（３５）を含む第１のベース制御回路と、
ＮＭＯＳトランジスタ（４０）、（４１）を含む第２の
ベース制御回路と、バイポーラトランジスタ（３６）、
（３７）、（４２）、（４３）とからなる。バイポーラ
トランジスタ（３６）、（３７）およびバイポーラトラ
ンジスタ（４２）、（４３）は、正側の電源電圧ＶＣＣ
と負側の電源電圧ＶＥＥとの間にそれぞれトーテムポー
ル接続されている。

第１のＣＭＯＳインハータはバイポーラトランジスタ（
３６）をスイッチ駆動し、第２のＣＭＯＳインバータは
バイポーラトランジスタ（４２）をスイッチ駆動する。

第１のペース制御回路はバイポーラトランジスタ（３７
）のベース電流を制御し、第２のベース制御回路はパイ
ボーラトランジスタ（４３）のヘース電流を制御する。

バイポーラトランジスタ（３６）と（３７）との接続点
からＢ　ｉ　ＣＭＯＳレベルの信号Ｃが出力され、バイ
ポーラトランジスタ（４２）と（４３）との接続点から
Ｂ　ｉ　ＣＭＯＳレベルの信号Ｃが出力される。信号Ｃ
，Ｃの「Ｈ』レベルは−０．４Ｖであり、「Ｌ」レベル
は−４，１ｖまたは−４．８ｖである。

第５図の回路は、さらに高速化をめざしたドライバー回
路を含む大カバッファ回路の回路で、第４との相違点は
、ＢｉＮＭＯＳドライバー回路（３ｄ）において、ハイ
ボーラトランジスタ（３６）、（４２）のベースとレベ
ル変換回路（２）出力ｂ．ｂが直接接続されている点で
あり、レベル変換回路（２）出力ｂはバイボーラ！・ラ
ンジスタ（３６）のベースおよび、ＮＭＯＳトランジス
タ（４０）のゲートと接続され、レベル変換回路（２）
出力ｂはバイポーラトランジスタ（４２）のベースおよ
び、ＮＭＯＳ｝ランジスタ（３４）のゲートと接続され
ている。

次に第４図の回路の動作について説明する。ここでは、
ＥＣＬレベルの信号Ａが「Ｈ」レベル（−０．９Ｖ）か
らｒＬ」Ｌ／べＡ／（−１．７Ｖ）に変化する場合の動
作について説明する。

バイポーラトランジスタ（１１）のベースに与えられる
ＥＣＬの信号Ａが「Ｈ」レベルから「Ｌ」レベルに変化
すると、バイポーラトランジスタ（１６）のコレクタ電
位は「Ｌ」レベルから「Ｈ」レベルに変化し、ＮＰＮト
ランジスタ（１７）のコレクタ電位は逆に「Ｈ」レベル
から「Ｌ」レベルに変化する。これより、バイポ“−ラ
トランジスタ（２１）のエミッタ電位は（信号ａ）は「
Ｌ」レベルから「Ｈ」レベルに変化し、バイポーラトラ
ンジスタ（２０）のエミッタ電位（信号ａ）は逆にｒＨ
Ｊレベルから［Ｌ］レベルに変化する。上記のように、
信号ａ，ａの「Ｈ」レベルは、電源電圧ｖＣｃからエミ
ッタフォロワトランジスタのベース・エミッタ電圧Ｖ。

たけ低下したレベル（約−０．８Ｖ）である。また、信
号ａ，ａの「Ｌ」レベルは上記の式（１）により求めら
れる。カレントスイッチ部の出力の振幅を１ｖとすると
、信号ａ，ａの「Ｌ」レベルは−１．８Ｖとなる。

上記のように信号ａが「Ｌ」レベルからｒＨＪレベルに
変化し、信号ａが「Ｈ」レベルから「Ｌ」レベルに変化
するので、ＰＭＯＳ｝ランジスタ（４６）、（５１）が
オンし、ＰＭＯＳトランジスタ（４７）、（５０）がオ
フする。また、ＮＭＯＳトランジスタ（４９）がオンし
、ＮＭＯＳトランジスタ（５３）がオフする。したがっ
て、レベル変換回路（２）から出力される信号ｂは「Ｌ
」レベル（電源電圧Ｖ。）から「Ｈ」レベル（電源電圧
Ｖｃｃ）に変化し、信号ｂはｒＪレベル（電源電圧Ｖｃ
ｃ）から「し」レベル（電源電圧ＶＥＥ）に変化する。

これらの信号ｂ．ｂのレベルはＭＯＳレベルである。し
たがって、ＥＣＬレベルからＭＯＳレベルへの変換が行
なわれたことになる。

レベル変換回路（２）は、ＭＯＳトランジスタにより構
成されているので、ドライブ能力があまり大きくない。

したがって、次段のＢ　ｉ　ＣＭＯＳドライバー回路（
３Ｃ）によりドライブ能力を増加させる必要がある。上
記のように、信号ｂが「Ｌ」レベル（電源電圧Ｖ　ＥＥ
）から「Ｈ」レベル（電源電圧Ｖｃｃ）に変化すると、
ＰＭＯＳトランジスタ（３８）がオフし、ＮＭＯＳトラ
ンジスタ（３９）、（４０）がオンする。これにより、
ＮＭＯＳトランジスタ（４１）がオフする。したがって
、バイポーラトランジスタ（４２）がオフし、バイポー
ラトランジスタ（４３）がオンする。その結果、ＢｉＣ
ＭＯＳドライバー回路（３Ｃ）から出力される信号Ｃは
「Ｌ」レベル（ｖ，｝：＋ｏ．４Ｖ）になる。

方、上記のように、信号ｂか「Ｈ」レベル（電源電圧Ｖ
ｃｃ）から「Ｌ」レベル（電源電圧ＶＥＥ）に変化する
と、ＰＭＯＳ｝ランジスタ（３２）かオンし、ＮＭＯＳ
トランジスタ（３３）、（３４）がオフする。これによ
り、ＮＭＯＳトランジスタ（３５）かオンする。したか
って、バイボ〜ラトランジスタ（３６）かオンし、バイ
ポーラトランジスタ（３７）がオフする。その結果、Ｂ
　ｉ　ＣＭＯＳドライバー回路（３Ｃ）から出力される
信号Ｃか「Ｈ」レベル（　Ｖｃｃ　　０　．　４　Ｖ　
）　ニｔｔル。

逆に、ＥＣＬレベルの信号Ａか「Ｌ」レベルから「Ｈ」
レベルに変化する場合においても、同様の動作により、
信号ａがＥＣＬレベルの「Ｌ」レベルとなり、信号ａが
ＥＣＬレベルの「Ｈ」レベルとなる。これにより、信号
ｂがＭＯＳレベルの「Ｌ」レベルとなり、信号ｂがＭＯ
Ｓレベルの「Ｈ」レベルとなる。さらに信号ＣがＢ　ｉ
　ＣＭＯＳレベルの「Ｌ」レベルとなり、信号ｃがＢｉ
ＣＭＯＳレベルの「Ｈ」レベルとなる。

次に第５図の回路の動作について説明する。

ＥＣＬハッファ回路（ｌ）、およびレベル変換回路（２
）の動作は上記第４図の回路と同様である。

ＥＣＬレベルの信号Ａが「Ｈ」レベルから「Ｌ」レベル
に変化する場合、信号ａかＥＣＬレベルの「Ｈ」レベル
となり、信号ａがＥＣＬレベルの「Ｌ」レベルとなる。

これにより、信号ｂがＭＯＳレベルの「Ｈ」レベルとな
り、信号ｂがＭＯＳレベルの「し」レベルとなる。

ＭＯＳレベルの信号ｂが「Ｈ」レベル、ＭＯＳレベルの
信号ｂが「Ｌ」レベルになるとき、Ｂ　ｉ　ＮＭＯＳド
ライバー回路（３ｄ）のバイポーラトランジスタ（３６
）およびＮＭＯＳトランジスタ（４０）がオンし、バイ
ポーラトランジスタ（４２），およびＮＭＯＳトランジ
スタ（３４）かオフする。従ってドライバー出力信号Ｃ
はＢｉＣＭＯＳレベルのｒＨＪレベルになり、ＮＭＯＳ
トランジスタ（３５）がオンするため、バイポーラトラ
ンジスタ（３７）はオフする。またＮＭＯＳトランジス
タ（４０）かオンしてハイボーラトランジスタ（４３）
にヘース電流を供給するため、パイボーラトランジスタ
（４３）はオンし、ドライバー出力信号Ｃの電位はＢ　
ｉ　ＣＭＯＳレベルの「Ｌ」レベルとなり、ＮＭＯＳト
ランジスタ（４１）はオフする。

逆にＥＣＬレベルの信号Ａが「Ｌ」レベルから「Ｈ」レ
ベルに変化する場合においても、同様の動作により、信
号ａがＥＣＬレベルの「し」レベルとなり、信号ａがＥ
ＣＬレベルの「Ｈ」レベルとなる。これにより、信号ｂ
かＭＯＳレベルの「Ｌ」レベルとなり、信号ｂがＭＯＳ
レベルの「Ｈ」レベルとなる。さらに、信号ＣがＢ　ｉ
　ＣＭＯＳレベルの「Ｌ」レベルとなり、信号ＣがＢｉ
ＣＭＯＳレベルの「Ｈ」レベルとなる。

以上のように、第５図のＢｉＮＭＯＳドライバー回路（
３ｄ）は、レベル変換回路（２）の出力信号ｂ，ｂを直
接バイポーラトランジスタ（３６）、（４２）で受ける
ため、第４図のＢｉＣＭＯＳトライハー回路（３Ｃ）に
比べて特に立上り時間が高速になるという利点かある。

〔発明か解決しようとする課題〕

従来のトライハー回路は以北のように構成されているの
で、第４図において、レベル変換回路の出力ｂ，ｂはそ
れぞれＰＭＯＳトランジスタ（３８）、ＮＭＯＳトラン
ジスタ（３９）、（４０）およびＰＭＯＳトランジスタ
（３２）、ＮＭＯＳトランジスタ（３３）、（３４）に
接続されており、従ってＢｉＣＭＯＳトライバ−回路の
入力容量が大きくなるため、信号ｂ，ｂのスイッチング
時間が遅くなるという欠点があり、従来の技術の動作例
で説明したようにＭＯＩ−ランジスタをオンオフさせて
からバイポーラトランジスタをオンオフさせるため、Ｂ
ｉＣＭＯＳ回路のスイッチング時間も遅くなるという欠
点もあった。またＢｉＣＭＯＳドライバー回路の出力レ
ベルがｒＨＪ　レベルはＶｃＣ−０．４Ｖ、「Ｌ」レベ
ルはＶ，ｌ：＋０．４Ｖの電位となるため、次段のＣＭ
ＯＳ回路に貫通電流が流れやすくなるという欠点もあっ
た。また第５図において、ＢｉＮＭＯＳドライバー回路
の出力の立下り時間はＮＭＯＳトランジスタ（３４）、
（４０）をオンオフさせてから、パイボーラトランジス
タ（３７）、（４３））をオン、オフさせるため、パイ
ボーラトランジスタ（３６）、（４２）を直接スイッチ
ングさせる立上り時間に比べて遅くなるという欠点があ
り、第４図同様ＢｉＮＭＯＳトライバ−回路の出力レベ
ルがフルスイングしないという欠点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ドライバー回路出力の立上り、立下り時間を
同じにし、かつ高速動作するとともに、素子数を減らし
、レイアウト面積を小さく出来るドライバー回路を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明に係るドライバー回路は、第１の論理レベルの
信号が第１の第１導電チャネル型ＭＯＳトランジスタの
ゲートおよび第２のバイポーラトランジスタのベースに
入力され、第１の論理レベルの相補な信号が、第１のバ
イポーラトランジスタのヘースおよび第２の第１導電チ
ャネル型ＭＯＳトランジスタのゲートに入力され、第１
および第２のバイポーラトランジスタのコレクタが第１
の電源に接続され、第１および第２の第１導電チャネル
ＭＯＳトランジスタのソースが第２の電源に接続され、
第１のバイポーラトランジスタのエミッタと第１の第１
導電チャネル型ＭＯＳトランジスタのドレインが接続さ
れ、ドライバー回路の出力信号となり、第２のバイポー
ラトランジスタのエミッタと第２の第１導電チャネルＭ
ＯＳトランジスタのドレインが接続され、ドライバー回
路の他方の出力信号としたものである。

〔作用〕

この発明におけるドライバー回路は、レベル変換回路の
出力を直接バイポーラトランジスタおよびＮＭＯＳトラ
ンジスタで受けるため、入力容量が小さく、段数も少な
いため、高速動作が可能になり、また素子数が少ないた
め、レイアウト面積か小さくなる。またＮＭＯＳトラン
ジスタで駆動するため、トライハー出力「Ｌ」レベルは
電源電圧ＶεＥまで下がるため次段のＰＭＯＳＩ−ラン
シスタを高駆動出来、次段の貫通電流を低減出来る。

（実施例）以下、この発明の一実施例を図面を用いて詳細に説明す
る。第１はドライバー回路を含む入力ハッファ回路の構
成を示す回路図である。図において、（１）、（２）、
（１１）〜（２５）、（３６）、（４６）〜（５３）は
第４図及び第５図の従来例に示したものと同等であるの
で説明を省略する。（３ａ）はＢ　ｉ　ＮＭＯＳ　トラ
イバ−回路である。ＥＣＬバッファ回路（１）およびレ
ベル変換回路（２）の構成は第４図、第５図の従来例に
示されるＥＣＬハッファ回路（１）およびレベル変換回
路（２）の構成と同様である。

ＥＣＬバッファ回路（１）は、ＥＣＬレベルのイ８号Ａ
を受け、ＥＣＬレベルの相補な信号ａ．ａを出力する。

通常、正側の電源電圧ＶＣＣはＯｖに設定され、負側の
電源電圧ＶＥＥは−４．５ｖまたは−５．２Ｖに設定さ
れる。

レベル変換回路（２）はＥＣＬレベルの信号ａ，ａをそ
れぞれＰＭＯＳトランジスタ（４７）、（５０）および
（４６）、（５１）で受け、ＭＯＳレベルの信号ｂ，ｂ
を出力するＣＭＯＳカレントミラー回路である。

ＢｉＮＭＯＳドライバー回路（３ａ）は、レベル変換回
路（２）のＭＯＳレベルの出力信号ｂをバイポーラトラ
ンジスタ（３６）のベースおよびＮＭＯＳトランジスタ
（４０）のゲートで受け、他方のＭＯＳレベルの出力信
号ｂをバイポーラトランジスタ（４２）のベースおよび
ＮＭＯＳトランジスタ（３４）のゲートで受け、バイポ
ーラトランジスタ（３６）のエミッタとＮＭＯＳトラン
ジスタ（３４）のドレインが接続され、ドライバー出力
信号Ｃを出力し、バイポーラトランジスタ（４２）のエ
ミッタとＮＭＯＳトランジスタ（４０）のドレインが接
続され、ドライバー出力信号Ｃを出力する。ドライバー
出力信号Ｃ，Ｃの「Ｈ」レベルはＶＣｃ−０．４ＶのＢ
ｉＣＭＯＳレベル、「し」レベルはｖ６｝：のＭＯＳレ
ベルとなる。またバイポーラトランジスタ（３６）、（
４２）のコレクタは電源電圧ＶＣｃと接続され、ＮＭＯ
Ｓトランジスタ（３４）、（４０）のソースは電源電圧
ＶＥＥと接続されている。

次に第１図に示される回路の動作について説明する。

まず、ＥＣＬレベルの信号Ａが「Ｈ」レベル（−０．９
Ｖ）からｒＬＪレベ／Ｉ／（−０．７Ｖ）に変化する場
合の動作について説明する。この場合、従来例の第４図
、第５図に示されるＥＣＬバッファと同様にして、信号
ａか「し」レベルから「Ｈ」レベルに変化し、信号ａは
逆に「Ｈ」レベルから「Ｌ」レベルに変化する。従って
レベル変換回路（２）のＰＭＯＳトランジスタ（４６）
、（５１），ＮＭｏＳトランジスタ（４９）がオン、Ｐ
ＭＯＳトランジスタ（４７）、（５０）ＮＭＯＳトラン
ジスタ（５３）がオフし、レベル変換回路（２）の出力
信号ｂがＭＯＳレベルの「Ｌ」レベルから「Ｌ」レベル
に変化し、ｂはＭＯＳレベルのｒＨ４レベルから「Ｌ」
レベルに変化する。

Ｂ　ｉ　ＮＭＯＳ　トライバ−回路（３ａ）において、
レベル変換回路（２）の出力信号ｂが「Ｌ」レベルから
「Ｈ」レベル、ｂか「Ｈ」レベルから「Ｌ」レベルに変
化するため、バイポーラトランジスタ（３６）およびＮ
ＭＯＳ｝−ランジスタ（４０）がオンし、バイポーラト
ランジスタ（４２）およびＮＭＯＳトランジスタ（３４
）がオフする。従ってＢ　ｉ　ＮＭＯＳドライバー回路
（３ａ）出力Ｃは「Ｌ」レベルから「Ｈ」レベルに変化
し、Ｃは「Ｈ」レベルから「Ｌ」レベルに変化する。な
お、ＢｉＮＭＯＳドライバー回路（３ａ）出力Ｃ．Ｃの
ｒ｝［ＪレベルはＶＣｃ−Ｏ．４Ｖ程度になり、「Ｌ」
レベルは電源電圧ＶＥＥまで下がる。

ここでレベル変換回路（２）出力ｂ，ｂはバイポーラト
ランジスタ（３６）、（４２）のヘースとＮＭＯＳトラ
ンジスタ（３４）、（４０）のゲートに接続ざれるのみ
であるので、第４図のＢ　ｉ　ＣＭＯＳ　ドライバー回
路（３Ｃ）に比へて、入力容祉が減少するため、レベル
変換回路（２）出力ｂ，ｂのスイッチング時間が高速化
されるという利点がある。

またレベル変換回路（２）出力ｂ，ｂをＮＭＯＳトラン
ジスタ（３４）、（４０）で直接駆動し出力するため、
第５図のＢｉＮＭＯＳドライバー回路（３ｄ）に比べて
、立下り時間が高速化されるという利点もある。またＢ
ｉＮＭＯＳドライバー回路（３ａ）の出力ｃ，ｃの「Ｌ
」レペルが電源電圧ＶＥＥまで下がるため、次段のＰＭ
ＯＳトランジスタを高駆動出来、次段の貫通電流を低減
させることが出来る。またＢｉＮＭＯＳドライバー回路
（３ａ）はバイポーラトランジスタ（３６）、（４２）
とＮＭＯＳＩ−ランジスタ（３４）、（４０）で構成さ
れるため、第４図のＢｉＣＭＯＳドライバー回路（３ｃ
）、第５図のＢ　ｉ　ＮＭＯＳドライバー回路（３ｄ）
に比べて，素子数が少なく、レイアウト面積を小さくす
ることが出来る。　またＥＣＬレベルの信号Ａが「Ｌ」
レベルから「Ｈ」レベルに変化する場合についても、同
様の動作により、信号ａはＥＣＬレベルのｒｌ＝４レベ
ルになり、信号ａはＥＣＬレベルの「Ｈ」レベルになる
。それにより、信号ｂはＭＯＳレベルの「Ｌ」レベルに
なり、信号ｂはＭＯＳレベルの「Ｈ」レベルになる。さ
らに信号ＣはＭＯＳレベルの「Ｌ」レベルになり、信号
ＣはＢ　ｉ　ＣＭＯＳレベルの「Ｈ」レベルとなる。

第２図はこの発明の他の実施例を示すドライバー回路を
含む大カバッファ回路の回路図である。第２図において
、（１）、（２）、（１１）〜（２５）、（４６）〜（
５３）は第１図に示したものと同等である。（３ｂ）は
ＢｉＰＭＯＳドライバー回路、（５４）、（５６）はＰ
ＭＯＳトランジスタ、（５５）、（５７）はバイポーラ
トランジスタである。ＥＣＬバッファ回路（１）、およ
びレベル変換回路（２）の構成は、第１図、第４図、第
５図のそれらと同様である。

Ｂ　ｉ　ＰＭＯＳドライバー回路（３ｂ）は、レベル変
換回路（２）の出力信号ｂをパイボーラトランジスタ（
５５）のベースおよびＰＭＯＳｈランシスタ（５６）の
ケートで受け、他方の出力信号ｂをバイポーラトランジ
スタ（５７）のベースおよびＰＭＯＳトランジスタ（５
４）のゲートで受け、ＰＭＯＳトランジスタ（５４）の
ドレインはバイポーラトランジスタ（５５）のエミッタ
と接続され，ＢｉＰＭＯＳドライバー回路（３ｂ）の出
力信号Ｃとなり、ＰＭＯＳトランジスタ（５６）のドレ
インはバイポーラトランジスタ（５７）のエミッタと接
続され、ＢｉＰＭＯＳドライバー回路（３ｂ）の他方の
出力信号Ｃとなる。またＰＭＯＳトランジスタ（５４）
（５６）のソースは電源電圧Ｖｃｃと接続され、バイポ
ーラトランジスタ（５５）、（５７）のコレクタは電源
電圧ＶＥＥと接続されている。

第２図のＢｉＰＭＯＳドライバー回路（３ｂ）の動作原
理は次のとおりである。

レベル変換回路（２）の出力信号ｂが「し」レベルから
「Ｈ」レベル、他方の出力信号ｂが「Ｈ」レベルから「
Ｌ」レベルに変化する場合、ＰＭＯＳトランジスタ（５
４）およびバイポーラトランジスタ（５７）がオンし、
ＰＭＯＳトランジスタ（５６）およびバイポーラトラン
ジスタ（５５）がオフするため、ＢｉＰＭＯＳドライバ
ー回路（３ｂ）の出力信号Ｃは「Ｌ」レベルから「Ｈ」
レベル、他方の出力信号Ｃは「Ｈ」レベルから「Ｌ」レ
ベルに変化する。ここでＣ，Ｃの「Ｈ」レベルは電源電
圧ＶＣＣまで上昇し、「Ｌ」レベルはＶＥＥ＋０．４Ｖ
になる。ここで第２図に示すＢｉＰＭＯＳドライバー回
路（３ｂ）においても、レベル変換回路（２）出力ｂ，
ｂがバイポーラトランジスタ（５５）、（５７）のベー
スとＰＭＯＳトランジスタ（５４）、（５６）のゲート
に接続されるのみであるので第４図のＢ　ｉ　ＣＭＯＳ
ドライバー回路（３ｃ）に比べて入力容量が減少するた
め、レベル変換回路（２）出力信号ｂ，ｂのスイッチン
グ時間が高速化されるという利点がある。

またレベル変換回路（２）出力ｂ，ｂをＰＭＯＳトラン
ジスタ（５４）、（５６）およびバイポーラトランジス
タ（５５）、（５７）で直接駆動し、出力するため、第
５図のＢ　ｉ　ＮＭＯＳドライバー回路（３ｄ）に比べ
て立下り時間が高速化されるという利点もある。

またＢ　ｉ　ＰＭＯＳ　ドライバー回路（３ｂ）の出力
ｃ，ｃの「Ｈ」レベルが電源電圧ｖｃｃまで上がるため
、次段のＮＭＯＳトランジスタを高駆動出来、次段の貫
通電流を低減させることが出来る。

またＢｉＰＭＯＳドライバー回路（３ｂ）はバイポーラ
トランジスタ（５５）　　　（５７）とＰＭＯＳトラン
ジスタ（５４）、（５６）で構成されるため、第１図の
ＢｉＮＭＯＳドライバー回路（３ａ）同様、第４図のＢ
ｉＣＭＯＳドライバー回路（３Ｃ）及び第５図のＢ　ｉ
　ＮＭＯＳドライバー回路（３ｄ）に比べて素子数が少
なく、レイアウト面積を小さくすることが出来る。また
レベル変換回路（２）の出力信号ｂが「Ｈ」レベルから
「Ｌ」レベル、他方の出力信号ｂが「Ｌ」レベルから「
Ｈ」レベルに変化する場合も同様にして、ＢｉＰＭＯＳ
ドライバー回路（３ｂ）の出力信号Ｃは「Ｈ」レベルか
ら「Ｌ」レベル、他方の出力信号Ｃは「Ｌ」レベルから
ｒＨＪレベルに変化する。

第１図のＢｉＮＭＯＳドライバー回路（３ａ）および第
２図に示さわるＢ　ｉ　ＰＭＯＳドライバー回路（３ｂ
）は、たとえばＢｉＣＭＯＳ・ＲＡＭの各部分に使用す
ることができる。

Ｂ　ｉ　ＣＭＯＳ　−　ＲＡＭは、高速動作が可能でか
つ消費電力が少ない大容量のメモリを得るために開発さ
れたもので、バイボーラ素子とＣＭＯＳ回路との複合に
より構成される。第３図はこの発明のドライバー回路を
通用することができるＲＡＭ（Ｒａｎｄｏｍ　　Ａｃｃ
ｅｓｓＭ　ｅ　ｍ　ｏ　ｒ　ｙ　）の構成を示すブロッ
ク図である。

図において、（６０）はメモリセルアレイ、（６２）は
Ｘアドレスバッファ・デコーダ、（６４）はＹアドレス
バッファ・デコーダ、（６６）はＲ／Ｗ制御回路、（６
８）はセンスアンプ、（７０）はデータ出力バッファで
ある。

第３図において、メモリセルアレイ（６０）には、複数
のワード線および複数のビット線か互いに交差するよう
に配置されており、それらのワート線とビット線との各
交点にメモリセルが設けられている。Ｘアドレスバッフ
ァ・デコーダ（６２）によりメモリセルアレイ（６０）
の１つのワード線が選択され、Ｙアトレスバッファ・デ
コーダ（６４）によりメモリセルアレイ（６０）の１つ
のビット線が選択され、これらのワード線とビット線と
の交点に設けられたメモリセルが選択される。選択され
たメモリセルにデータが書込まれ、あるいは、そのメモ
リセルに蓄えられているデータが読出される。データの
書込みか読出しかはＲ／Ｗ制御回路（６６）により選択
される。

Ｒ　／　ｗ制御回路（６６）は、外部から与えられるラ
イトイネーブル信号ＷＥおよびチップセレクト信号ＣＳ
に応答して、動作する。

データの書込時には、入カデータＤｉｎがＲ／Ｗ制御回
路（６６）を介して、選択ざれたメモリセルに入力され
る。また、データの読出時には、選択されたメモリセル
に記憶されているデータがセンスアンブ（６８）により
検出および増幅され、データ出力バッファ（７ｏ）を介
して出方データＤｏｕｔとして外部に取出ざれる。

Ｂ　ｉ　ＣＭＯＳ　−　ＲＡＭにおいては、メモリセル
アレイがＭＯＳトランジスタにより構成され、アドレス
バッファ・デコーダ等の周辺回路がバイポーラトランジ
スタまたはバイポーラトランジスタとＭＯＳトランジス
タとの複合により構成される。

第１図および第２図の回路は，たとえば、Ｘアドレスバ
ッファ・デコーダ（６２）およびＹアドレスバッファ・
デコーダ（６４）に含まれるアドレスバッファに用いる
ことができる。この場合、ＥＣＬバッファ回路（１）に
与えられる信号Ａはアドレス信号である。

また、第１図および第２図の回路は、Ｒ／Ｗ制御回路（
６６）に含まれる己バッファ、ＷＥバツファおよびＤｉ
ｎバッファに用いることができる。ＣＳバッファは、チ
ップセレクト信号ＣＳを受ける回路であり、ＷＥバッフ
ァはライトイネーブル信号ＷＥを受ける回路であり、Ｄ
ｉｎバッファは入力データＤｉｎを受ける回路である。

このように、第１図のＢ　ｉ　ＮＭＯＳドライハー回路
（３ａ）および第２図に示されるＢｉＰＭＯＳトライバ
−回路（３ｂ）をＢ　ｉ　ＣＭＯＳ−ＲＡＭに適用する
ことによって、メモリのレイアウト面積の縮小化および
高速化をさらに図ることが可能となる。

〔発明の効果〕以上のように、この発明によわば第１図に示すようにＢ
　ｉ　ＮＭＯＳドライバー回路をプルアップ側をバイポ
ーラトランジスタで、プルダウン側をＮＭＯＳトランジ
スタで構成したので、ドライバー出力の立上り、立下り
時間を同じに出来、かつ、高速動作し、また出力ｒＬ，
Ｊレベルが電源電圧ＶＥＥまで下がるため次段のＰＭＯ
Ｓトランジスタを高駆動出来、また次段の貫通電流も低
減され、かつ素子数が減るためレイアウト面積も減少出
来る効果がある。また第２図に示すように、Ｂ　ｉ　Ｐ
ＭＯＳ　トライハー回路をプルアップ側をＰＭＯＳＩ−
ランジスタ、プルダウン側をパイボーラトランジスタで
構成したので、第１図のドライバー回路同様、ドライバ
ー出力の立上り、立下り時間を同じに出来、かつ高速動
作し、また出力ｒｌ｛Ｊレベルが電源電圧ｖｃｃまで上
がるため、次段のＮＭＯＳトランジスタを高駆動出来、
また次段の貫通電流も低減され、かつ素子数が減るため
、レイアウト面積も減少出来る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるドライバー回路を含
む大カバッファ回路の構成を示す回路図、第２図はこの
発明の他の一実施例によるドライバー回路を含む入カバ
ッファ回路の構成を示す回路図、第３図はこの発明のド
ライバー回路を適用することが出来るＲＡＭの構成を示
すブロック図、第４図は従来のドライバー回路を含む入
力バッファ回路の構成を示す回路図、第５図は第４図の
ドライバー回路を改良した従来のドライバー回路を含む
人カバッファ回路の構成を示す回路図である。図において、（１）はＥＣＬバッファ回路、（２）はレ
ベル変換回路、（３ａ）はＢｉＮＭＯＳドライバー回路
、（３　ｂ）　はＢ　ｉ　ＰＭＯＳ　Ｆライバー回路、
（４６）、（４７）、（５０）、（５１）、（５４）、
（５６）はＰＭＯＳトランジスタ、（４８）　　　（４
９）　　　（５２）（５３）はＮＭＯＳトランジスタ、
（１１）、（１２）、（１６）、（１７）、（１８）、
（２０）、（２１）、（２２）、（２３）、（３６）、
（３７）、（４２）、（４３）、（５５）、（５７））
はバイポーラトランジスタ、（１３）、（１４）、（１
５）、（１９）、（２４）、（２５）は抵抗である。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】　第１の論理レベルまたは第２の論理レベルの入力記号
を電流増幅して負荷に供給するためのドライバー回路で
あって、第１の論理レベルの入力記号が第１の第１導電
チャネル型ＭＯＳトランジスタのゲートおよび第２のバ
イポーラトランジスタのベースに入力され、第２の論理
レベルの入力信号が第２の第１導電チャネル型ＭＯＳト
ランジスタのゲートおよび第１のバイポーラトランジス
タのゲートおよび第１のバイポーラトランジスタのベー
スに入力され、第１および第２のバイポーラトランジス
タのコレクタが第１の電源と接続され、第１および第２
の第１導電チャネル型ＭＯＳトランジスタのソースが第２の電源と接続され、
第１のバイポーラトランジスタのエミッタと第１の第１
導電チャネル型ＭＯＳトランジスタのドレインが接続さ
れるとともにドライバー回路の出力となり、第２のバイ
ポーラトランジスタのエミッタと第２の第１導電チャネ
ル型ＭＯＳトランジスタのドレインが接続されるととも
にドライバー回路の他方の出力となることを特徴とする
ドライバー回路。