JPH03216035A - 回線切換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割多重ディジタル伝送に利用され、特に、
セルを単位とする情報列を伝送する現用の回線または伝
送路を予備用の回線または伝送路に切り換える回線切換
方式に関する。回線または伝送路切換えは、ノードまた
は伝送路障害時における伝送路切換えおよび切戻し、ノ
ード増設または伝送路工事のための伝送路の支障移転お
よび切戻し、伝送路の負荷分散または回線の新増設のた
めの回線の収容換え等において必要となる。

〔従来の技術〕

第７図は従来の回線切換方式の一例を示すブロック構成
図である（特願平１−２９９０５１号参照）。また、第
６図は、セル伝送系の概念を説明するための伝送路上の
情報列（セル）のフォーマットを示す説明図である。

まず第６図について説明する。第６図において、ＶＣＩ
．ＳＶＣＩ，およびＶＣ　Ｉ３は宛先を示す呼ごとに付
与される呼識別子（以下、ＶＣＩという。）、ＶＰＩＯ
およびＶＰ　Ｉ，は伝送ルートを示す回線ごとに付与さ
れるルート識別子（以下、ＶＰＩという。）、Ｈはヘッ
ダ、■は主情報、Ｅは空セルを識別するためのビットタ
収および空は使用されていないビット列であり、情報列
のフォーマットは実セルと空セルとで構成される。ただ
し、複数個のセルにフレームパターンを含むオーバーヘ
ンドを付与してフレームを構成して伝送する場合には、
伝送路上の情報列のフォーマットは実セルと空でルと前
記オーバーヘッドとで構成される。ＶＣＩまたはＶＰＩ
において添字の異なるものは別の呼または回線を示す。

同一ＶＰＩを付与されたセルの流れが回線となる。

ＶＰＩは、同一対地に伝送される複数の呼に対して同一
のものを付与することによって、中継装置において複数
の呼を統一的に扱うようにしたものである。同一ＶＰＩ
を付与する呼の数によって、回線の伝送速度は任意に選
ぶことができる。

ＶＣＩは同一呼の主情報に対して発呼から終話まて同一
のものが付与される。従って、同一ＶＣＩを付与された
セノレの流れを一つの回線と見ることができる。また伝
送路も一つの回線または複数の回線を統一的に扱ってい
るため、一つの回線と見ることもできる。

また、ＯＡＭ　（ＯｐｅｒａｔｉｏｎｓＳＡｄｍ＋ｎ＋
ｓｔｒａｔ＋ｏｎａｎｄ　　Ｍａｉｎｔｅｎａｎｃｅ）
すなわち、保守、管理およびう運用の情報を網内で伝達
するためにＯＡＭセルを定義し、そのＯＡＭセルに、呼
を運ぶ回線とは区別して、ＯＡＭセル独自のＶＰＩを与
も、そのＶＰＩによってノード間を転送することも可能
である。この場合、ＯＡＭ情報はセルの主情報領域Ｉに
挿入される。同一ＶＰＩを付与されたこのＯＡＭセルの
流れもまた一種の回線とみることができる。ただし、○
ＡＭセルは、網内のクロスコネクトノードで終端される
こともある。

ＶＣＩまたはＶＰＩによって構成された回線は伝送路上
に常に存在するような物理回線でなく、呼が発生したと
きだけ存在する論理回線である。

従って、中継装置ではセルが到着したときだけ、各セル
のＶＣＩまたはＶＰＩに従って目的の出方路にそのセル
を送出するだけである。このため、各中継装置ではＶＣ
ＩまたはＶＰＩごとに出方路番号を書き込んだテーブル
を持っている。

次に第７図について説明する。第７図において、１は送
信側装置、２は受信側装置、３は現用の回線または伝送
路、４は予備用の回線または伝送路、５はセル単位にス
イッッチングするクロスコネクトスイッチ（ＸＳＷ）、
６はＯＡＭセル発生回路（ＯＣＧ）　、７は制ｉ卸回路
（ＣＴ）　、８ａおよび８ｂは実セル到着間隔検圧回路
（ＲＣＤＴ）　、９ａおよび９ｂは実セル到着間隔指定
信号または実セル到着間隔検出信号、ｌＯａおよびＬｏ
ｌｌは○ＡＭセル分離回路（ＯＣＳ）　、ｌｌａおよび
ｌｌｂは○ＡＭセル信号、１２ａおよび１２ｂは実セル
分離回路（ＲＣＳ）、１３ａおよび１３ｂは実セル分離
指定信号または実セル分離解除信号、１４はファースト
インファーストアウトメモリ　（以下、ＦＩＦＯという
。）、１５は読出クロック、１６はエンプティー信号、
１７は制御回路（ＣＴ）　、１８は○ＡＭセル発生指示
信号、ならびに１９はヘッダ変換テーブル書換信号であ
る。

ここで遅延回路の機能はＦＩＦＯ１４が行う。

ＯＡＭセル発生回路（ＯＣＧ）６は、情報列の終わりを
示す切換信号等のＯＡＭセル発生指示信号１８によりＯ
ＡＭセルを発生し、そのＯＡＭセルをクロスコネクトス
イッチ（ＸＳＷ）５に送出する。クロスコネクトスイッ
チ（ＸＳＷ）５は、入伝送路に収容されている全ての回
線を識別するためのＶＰＩとそれに対応させて各回線の
出方路番号を書き込んだヘッダ変換テーブルを人力伝送
路ごとに持っており、そのヘッダ変換テーブルにより、
到着した各実セルのヘッダ内のＶＰＩに従って対応する
出方路にそのセルを送出する。前記ヘッダ変換テーブル
は、必要により制御回路（ＣＴ）７からのヘッダ変換テ
ーブル書換信号１９により、追加および書換えが行われ
る。

実セル到着間隔検出回路（ＲＣＤＴ）８ａおよび８ｂで
は、通常は到着したセルをそのまま通過させるが、制御
回路（ＣＴ）１７よりそれぞれ実セル到着間隔指定信号
９ａおよび９ｂを受信すると、それ以後到着する実セル
の到着間隔を測定し、指定された実セル到着間隔以上の
時間、実セルが到着しない場合、制御回路（ＣＴ）１７
にそれぞれ実セル到着間隔検出信号９ａおよび９ｂを送
出し、それ以後は前記通常の状態に戻る。

ＯＡＭセル分離回路（ＯＣＳ）１０ａおよび１０ｂは、
情報列の終わりを示す切換信号等のＯＡＭセルが自ノー
ド宛セルである場合にそのセルを分離して制御回路（Ｃ
Ｔ）１７に送出する。実セル分離回路（ＲＣＳ）１２ａ
および１２ｂは、通常は到着した各セルをそのまま通過
させるが、制御回路（ＣＴ）１７よりそれぞれ実セル分
離指定信号１３ａおよび１３ｂを受信すると、それ以後
到着した実セルを分離してＰＩＦＯ１４に送出する。実
セル分離回路（ＲＣＳ）１２ａおよび１２ｂは、制御回
路（ＣＴ）１７よりそれぞれ実セル分離解除信号１３ａ
および１３ｂを受信すると、それ以後、前記通常の状態
に戻る。

ＦＩＦＯ１４は、読出クロツク１５が到着していない場
合は、書き込まれた実セルを蓄積し、続出クロツク１５
が到着している場合は、その続出クロック１５により蓄
積されている実セルを読み出す。ＦＩＦ○１４内の実セ
ルが空になった場合には、それを示すエンブティー信号
１６を制御回路（ＣＴ）１７に送出する。

次に、第７図において、伝送路切換えを無瞬断で行う動
作について説明する。

まず、受信側装置２の制御回路（ＣＴ）１７は、図外の
センタ装置より回線切換信号を受信すると、ヘッダ変換
テーブル書換信号１９を送出して、クロスコネクトスイ
ッチ（ＸＳＷ）５内の予備用伝送路およびＦＩＦＯｌ４
に対応するヘッダ変換テーブルに切換対象の現用伝送路
に対応するヘッダ変換テーブルの内容をコピーする。ま
た、読出クロツク１５の送出を停止し、実セル分離回路
（ＲＣＳ＞１２ｂに対して実セル分離指定信号１３ｂを
送出する。

次に、送信側装置１の制御回路（ＣＴ）７は、クロスコ
ネクトスイッチ（ＸＳＷ）５内のＯＡＭセル発生回路（
ＯＣＧ）６に対応するヘッダ変換テーブルに、ＯＡＭセ
ルを現用伝送路３に出力するようにヘッダ変換テーブル
書換信号１９を送出する。次に、制御回路（ＣＴ）７は
、クロスコネクトスイッチ（ＸＳＷ）５内の全ての入力
伝送路に対応するヘッダ変換テーブルに、現用伝送路３
に出力されている全回線を予備用伝送路４に出力するよ
うにヘッダ変換テーブル書換信号１９を送出する。その
直後に、制御回路（ＣＴ）７は、ＯＡＭセル発生回路（
○ＣＧ）６に対して情報列の終わりを示す切換信号を挿
入したＯＡＭセルを送出するように○ΔＭセル発生指示
信号１８を送出する。

一方、受信側装置２の制御回路（ＣＴ）１７は、現用伝
送路３に対応するＯＡＭセル分離回路（ＯＣＳ）１０ａ
から切換信号が挿入されたＯＡＭセル信号１１ａを受信
後、続出クロソク１５の送出を開始する。その後、制御
回路（ＣＴ）　１７ｉす、ＰＩＦ’０１４よりエンプテ
ィー信号１６を受信後、実セル分離回路（ＲＣＳ）１２
ｂからＦＩＦ○１４を経て、クロスコネクトスイッチ（
ＸＳＷ）５の出力端子までの遅延時間を実セル到着間隔
として、実セル到着間隔指定信号９ｂを実セル到着間隔
検出回路（ＲＣＤＴ）３ｂに送出する。その後、制御回
路（ＣＴ）１７は、前記実セル到着間隔検出回路（ＲＣ
ＤＴ）８ｂより実セル到着間隔検出信号９ｂを受信直後
に、実セル分離解除信号１３ｂを送出し、伝送路切換え
は完了する。伝送路の切戻しも、前記切換えと同様に行
うことができる。

なお、回線切換えは、第７図において、実セル到着間隔
検出回路（ＲＣＤＴ）３ａおよび８ｂを指定ＶＰＩの実
セル到着間隔検出回路に、実セル分離回路１２ａおよび
１２ｂを指定ＶＰＩの実セル分離回路に変更し、切換対
象の回線を識別するＶＰＩに関してヘッダ変換テーブル
の書き換えを行うことにより、前記伝送路切換えの場合
と同様にして行うことができる。

〔発明が解決しようとする問題点〕

以上述べた第７図の従来例の伝送路切換えおよび回線切
換えは、無瞬断で行うことができるが、セルを遅延させ
るためのＰＩＦＯ１４がクロスコネクトスイッチ（ｘｓ
ｗ）５内のバッファの他に必要となりハード規模が大き
くなる欠点がある。

また、予備用伝送路または予備用回線から遅延回路とし
てのＰＩＦＯ１４を切り放す場合、セルの順序逆転が生
じないように、実セル到着間隔検出回路においてセルの
順序逆転が生じない時間に相当する時間、連続空セルが
続いたときに行っている。これは、主に、クロスコネク
トスイッチ（ＸＳＷ）５内を通過する遅延時間が変動す
るためにとられる方法である。しかし、伝送路または回
線の使用率が高い場合には、所望の連続空セルが到着す
るまでの待時間が長くなる欠点がある。

また、各伝送路ごと実セル到着検出回路が必要となる欠
点がある。さらに、伝送路または回線切換えは複数本に
ついて行う必要がある場合があり、また切戻しが必要で
あり、それらについて、遅延回路としてのＦＩＦＯを共
用するためには、各切換え後遅延回路としてのＦＩＦＯ
を切り放す必要がある。

本発明の目的は、前記の欠点を除去することにより、ハ
ード規模が小さく、かつ高速で切換え可能な回線切換方
式を提供することにある。

〔問題点を解決するための手段〕

本発明は、到着する実セルを一時記憶する共通バッファ
と、この共通バッファの書込アドレスを記憶する出力ポ
ート別アドレス記憶部と、この出力ポート別アドレス記
憶部から読み出されたアドレスを空アドレスとして記憶
する空アドレス記憶部とを含み、セルを単位として現用
回線を予備用回線に切り換える切換手段を有する送信側
装置と受信側装置とを備えた回線切換方式において、前
記送信側装置は、現用回線内の任意の区切りで現用回線
から予備用回線に切り換える第一の回線切換制御手段と
、切り換えによる現用回線の最後のセルが前記第一の回
線切換制御手段を通過後に情報列の終りを示す切換信号
を含む切換セルを発生し、現用回線を含む現用伝送路に
送出ずる切換信号送出手段とを含み、前記受信側装置は
、送られてきた前記切換セルより前記切換信号を検出す
る切換信号検出手段と、予備用回線から到着する実セル
を前記共通バッファに書き込んだアドレスを順次記憶し
遅延回路として動作する遅延回路用アドレス記憶部と、
前記切換信号検出手段により前記切換信号を検出したと
き前記遅延回路用アドレス記憶部に記憶されたアドレス
を古い順に読み出して遅延された実セルが出力されるべ
き出力ポートに対応する当該出力ポート別アドレス記憶
部に人力し、記憶されたアドレスがすべて読み出された
後、予備用回線から到着する実セルを前記共通バッファ
に書き込んだアドレスは直接当該出力ポート別アドレス
記憶部に入力する制御を行う第二の回線切換制御手段と
を含むことを特徴とする。

また、本発明は、前記第二の回線切換制御手段の代わり
に、前記切換信号検出手段により前記切換信号を検出し
たとき、前記遅延回路用アドレス記憶部に記憶されたア
ドレスを遅延された実セルが出力されるべき出力ポート
に対応する当該出力ポート別アドレス記憶部に記憶され
たアドレスより優先して読み出して当該出力ポート別ア
ドレス記憶部に入力し、前記遅延回路用アドレス記憶部
に記憶されたアドレスがすべて読み出された後、予備用
回線から到着する実セルを前記共通バッファに書き込ん
だアドレスは直接当該出力ポート別アドレス記憶蔀に人
力する制御を行う第三の回線切換制御手段を設けたこと
を特徴とする。

〔作用〕

本発明では、共通バッファへのセルの書込アドレスを出
力ポート別に記憶し、待行列処理する出力ポート別アド
レス記憶部を有する共通バッファ形スイッチにおいて、 前記出力ポート別アドレス記憶部とは別に、共通バッフ
ァへのセルの書込アドレスを記憶し、遅延回路として機
能する遅延回路用アドレス記憶部を設け、この遅延回路
用アドレス記憶部により、所望の遅延を行った後、前記
遅延回路用アドレス記憶郎より記憶されているアドレス
を古い順に読み出し、遅延されたセルが出力されるべき
出力ポートに対応する当該出力ポート別アドレス記憶部
の待行列に加えるか、または、前記遅延回路用アドレス
記憶部からのアドレス読出しを、遅延されたセルが出力
されるべき出力ポートに対応する当該出力ポート別アド
レス記憶部からのアドレス読出しに対して、優先的に行
う優先制御を行うことにより、 従来のクロスコネクトスイッチ内の遅延変動により生じ
たセルの順序逆転がなくなるため、前記実セル到着間隔
検出回路は不要となる。また、このため、回線または伝
送路切換えに要する時間が短くなる。さらに、この遅延
回路は、セルを共通バッファに書き込んだそのアドレス
だけを記憶するため、セル自身を記憶しなければならな
がった従来方式の遅延回路に比較して、ｌセルが５３バ
イト、アドレスのビット数がＩＯビットとして、必要な
メモリ量が１７４０以下でよい。なお、共通バッファは
、全ての伝送路に対して共通に使用されるためのもので
あるから、予備用回線または伝送路のセルを遅延させる
ためのメモリの空き容量は十分ある。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例を示すブロック構成図であ
る。

第１図において、３ａ〜３１は現用伝送路、３９は光一
電気変換、ビット同期ふよびセル同期等のインタフェー
ス回路（ＩＦ）、４０はセル多重化回路（ＭＵＸ）　、
２０はヘッダ変換回路（ＨＣ）　、２１は共通バッファ
（ＣＢＦ）、２２はセル多重分離回路（ＤＥＭＵＸ）　
、２３および２４はセレクタ（Ｓ）、２５は共通バッフ
ァ２１の書込アドレス、２６は共通バッファ２ｌの読出
アドレス、２７はオア回路、２８はエンプティー信号、
２９および３０は読出クロソク、３１はセレクタ（Ｓ）
２４の制御信号、３２および３３はＦＩＦＯの読出クロ
ック、３４はヘッダ変換テーブル書換信号、制御信号ま
たはＯＡＭセル信号、３５はセレクタ（Ｓ）２３の制御
信号、３６ａ　、３６ｂおよび３６Ｃはそれぞれ現用伝
送路３ｄ　　（３ｇ）、３ｅ　　（３ｈ）および３ｆ（
３ｉ）に対応する出力ポート別アドレス記憶部としての
ＦＩＦＯ、３６ｄは遅延回路用アドレス記憶部としての
ＦＩＦＯ、３６ｅは空アドレス記憶部としてのＦＩＦ○
、３７はセル同期バタン挿入および電気一光変換等のイ
ンタフェース回路（ＩＦ）、ならびに３８は制御回路（
ＣＴ）であり、他は第７図と同様である。以下、必要に
応じ、３６ａ　，　３６ｂおよび３６Ｃは出力ポート別
アドレス記憶部または単にＦＩＦＯと記し、同様に、３
６ｄは遅延回路用アドレス記憶部またはＦＩＦ０，３６
ｅは空アドレス記憶部またはＦＩＦＯと記す。

セル多重化回路（ＭＵＸ）４０は、伝送路およびＯＡＭ
セル発生回路（ＯＣＧ）６から到着するセルをセル単位
で多重化し、人力伝送路速度の人力伝送略数倍の速度の
高速内部ハイウエイに出力する。ヘッダ変換回路（ＨＣ
）２０は、回線を識別するＶＰＩとそのＶＰＩのセルが
出力されるべき伝送路番号との対応および新しいＶＰＩ
に変換するためのＶＰＩを書き込んだヘッダ変換テーブ
ルを持っている。

高速内部ハイウェイから実セルが到着すると、続出クロ
ック３３を空アドレス記憶部３６ｅに送り、空アドレス
を一つ読み出すとともに、到着した実セルのヘッダ内の
ＶＰＩを解読後、前記ヘッダ変換テーブルよりそのセル
が出力されるべき伝送路番号と新しいＶＰＩを読み取り
、その新しいＶＰ■を前記実セルに挿入するとともに、
セレクタ（Ｓ）２３において前記伝送路番号に対応する
出力ポート別アドレス記憶部３６ａ、３６ｂまたは３６
ｃが選択されるように制御信号３５を送出する。また、
それと同時に前記到着した実セルを共通バッファ（ＣＢ
Ｆ）２１に送出する。これによって、前記実セルは共通
バッファ（ＣＢＦ）２１の前記空アドレス記憶部３６ｅ
より読み出された空アドレスに書き込まれる。また、前
記実セルが共通バッファ（ＣＢＦ）２１に書き込まれた
そのアドレスは、その実セルが出力されるべき出力伝送
路に対応する出力ポート別アドレス記憶部３６ａ　、３
６ｂまたは３６Ｃに蓄積される。また、ヘッダ変換回路
（ＨＣ）２０は、到着した実セルが自ノード宛のＯＡＭ
セルである場合にはそのセル内に含まれる情報列の終わ
りを示す切換信号を読み取るとともにそのＯ　Ａ　Ｍセ
ルを制御回路（ＣＴ）３８に送出する。

共通バッファ（ＣＢＦ）２１は、実セルを書込アドレス
２５によって書き込み、続出アドレス２６によって読み
出し、読み出された実セルをセル多重分離回路（ＤＥＭ
ＵＸ）２２へ送出する。セル多重分離回路（ＤＥＭＵＸ
）２２は、到着した実セルを到着した順に従って伝送路
速度に速度変換後、現用伝送路３ｄ　　（３ｇ　）　、
３ｅ　　（３ｈ　）および３ｆ（３１）に振り分ける。

実セルが到着しない時間は空セルを対応する伝送路に送
出する。Ｆ　Ｔ　Ｆ　０３６ａ〜３６ｅは読出クロツク
が与えられている間は蓄積されているアドレスを送出す
る。Ｆ　Ｉ　Ｆ　０３６ａ〜３６ｅ内にＭｍされている
アドレスが無くなった場合にはエンプティー信号を送出
する。

セレクタ（Ｓ）２４は、制御信号３１によって選択され
る出力伝送路に対応する出力ポート別アドレス記憶部３
６ａ　、３６ｂまたは３６Ｃに読出クロツク３２を与え
るとともに、その出力ポート別アドレス記憶部３６ａ　
，　３６ｂまたは３６Ｃより読み出されたアドレスを、
読出アドレス２６として共通バッファ（ＣＢＦ）２１へ
の送出および空アドレスとして空アドレス記憶部３６ｅ
への送出を行う。制御信号３１は、セル多重分離回路（
ＤＥＭＵＸ）２２において、現用伝送路３ｄ　　（３ｇ
　）　、３ｅ　　（３ｈ　）および３ｆ（３ｌ）の順に
セルの分離ができるように、出力ポート別アドレス記憶
部３５ａ　，　３６ｂおよび３６ｃの順に繰り返し選択
するように与える。

○．八Ｍセル発生回路（ＯＣＧ）６は、制御回路（ＣＴ
）３８から指示ある場合に、宛先ノード番号と情報列の
終わりを示す切換信号等のＯＡＭ信号を挿入した○ＡＭ
セルを発生して、そのセルをセル多重化回路（ＭＵＸ）
４０に送出する。

本発明の特徴は、第１図において、送信側装置１は、第
一の回線切換制御手段としてのヘッダ変換回路（ＨＣ）
２０と、切換信号送出手段としてのＯＡＭセル発生回路
（ＯＣＧ）６とを含み、受信側装置２は、切換信号検出
手段としてのヘッダ変換回路（ＨＣ）２０と、遅延回路
用アドレス記１，α部としてのＦ　Ｉ　Ｆ　０３５ｄと
、第二の回線切換制御手段としてのオア回路２７、セレ
クタ（Ｓ）２３および２４ならびに制御回路（ＣＴ）３
８とを含むことにある。

次に、本第一実施例の動作について説明する。

本第一実施例は、回線の無瞬断切換に用いることができ
る。以下では、現用伝送路３ａ　−３６　−３ｇを通る
現用回線から現用伝送路３ａ　−３ｅ３ｇを通る予備用
回線への回線切換え、および切戻しの手順について説明
する。

まず、受信側装置２０制御回路（ＣＴ）３８は、図外の
センタ装置より回線切換信号．を受信すると、ヘッダ変
換テーブル書換信号３４を送出して、現用伝送路３ｅ内
の予備用回線より送られてくる実セルを共通ハッファ（
ＣＢＦ）２１に書き込んだそのアドレスを遅延回路用ア
ドレス記憶部３６ｄに記憶されるように、ヘッダ変換回
路（ＨＣ）２０内のヘッダ変換テーブルに予備用回線を
識別するためのＶＰＩと遅延回路用アドレス記憶部３６
ｄに対応する番号とその予備用回線が現用伝送路３ｇ内
で使用する新しいＶＰＩを書き込む。

次に、送信側装置１の制御回路（ＣＴ）３８は、現用伝
送路３ｄに送出されている現用回線のセルが現用伝送路
３ｅを通る予備用回線に送出されるようにヘッダ変換テ
ーブル書換信号３４を送出する。

現用伝送路３ｅを通る予備用回線のセルには現用回線と
は別の新しいＶＰＩが使われる。送信側装置１の制御回
路（ＣＴ）３ｇは、前記ヘッダ変換テーブル書換信号３
４の送出直後に、ＯＡＭセル発生回路（ＯＣＧ）６に対
して情報列の終わりを示す切換信号を挿入した受信側装
置２宛のＯＡＭセルを現用伝送路３ｄに送出するように
ＯＡＭセル発生指示信号１Ｂを送出する。

一方、受信側装置２のヘッダ変換回路（ＨＣ）２０は、
前記切換信号を含む自ノード宛のＯＡＭセルを受信する
と、そのＯＡＭセルを制御回路（ＣＴ）３８に送出する
とともに、それ以後到着する空セルの占有時間に、読出
クロツク３０を送出して遅延回路用アドレス記憶部３６
ｄより共通バッファ（ｃＢＦ）２１に書き込まれている
予備用回線のセルのアドレスを読み出してオア回路２７
に送る。また、それと同時に、遅延回路用アドレス記憶
部３６ｄより読み出されたアドレスが出力ポート別アド
レス記憶部３６ａに書き込まれるようにセレクタ　（Ｓ
）２３の制御信号３５を送出する。一方、制御回路（Ｃ
Ｔ）３８は、前記切換信号を含むＯＡＭセルを受信後、
遅延回路用アドレス記憶部３６ｄからのエンプティー信
号２８を受信直後に、予備用回線のセルを共通バッファ
（ＣＢＦ）２１に書き込んだそのアドレスを直接出力ポ
ート別アドレス記憶部３６ａに書き込むようにヘッダ変
換テーブル書換信号３４を送出する。ヘッダ変換回路（
ＨＣ）２０は前記ヘッダ変換テーブル書換信号３４を受
信直後にヘッダ変換テーブルの予備用回線を識別するＶ
ＰＩに対応する出力伝送路番号を現用伝送路３ｇに対応
する値に変更するとともに、それ以後遅延回路用アドレ
ス記憶部３６ｄへの読出クロックの送出は停止する。

これによって、回線切換えは完了する。回線の切戻しも
、前記切換えと同様に行うことができる。

なお、当然のことであるが、現用回線より切換え先の予
備用回線の伝送遅延時間が大きい場合には、遅延回路用
アドレス記憶部３６ｄにアドレスが蓄積されることはな
い。しかし、その場合においても回線切換えの手順は前
記した場合と同じである。

以上述べたように、前記高速内部ハイウエイの速度がそ
れほど高速でなく、制御回路（ＣＴ）３８が遅延回路用
アドレス記憶部３６ｄからのエンプティー信号２８を受
信してから、ヘッダ変換テーブル書換信号３４を送出し
てヘッダ変換回路（ＨＣ）２０内のヘッダ変換テーブル
の書換えが行われるまでの時間が、ヘッダ変換回路（Ｈ
Ｃ）２０において一つのセルの通過時間に比較して小さ
い場合には、セルの順序逆転が生じないため、実セル到
着間隔検出回路は不要となる。また、遅延回路用アドレ
ス記憶部３６ｄはアドレスのみを記憶すればよいため、
従来方式と比較してメモリ容量が少なくてすむ。

第２図は本発明の第二実施例を示すブロック構成図であ
る。

第２図において、４１はヘッダ変換回路（ＨＣ）、４２
および６３はセレクタ（Ｓ）、６４は特殊アドレス保持
回路（Ｍ）　、６５は特殊アドレス検出除去回路（Ｄ）
、ならびに６６は特殊アドレス検出信号であり、他は第
１図の場合と同じである。

ヘッダ変換回路（ＨＣ）４１は、続出クロック３０を送
出しない点を除いて、その機能は第１図のヘッダ変換回
路（ＨＣ）２０と同様である。セレクタ（Ｓ）４２は、
制御信号３１によって選択される出力伝送路に対応する
出力ポート別アドレス記憶部３６ａ、３６ｂまたは３６
Ｃに読出クロック３２を与えるとともに、その出力ポー
ト別アドレス記憶部３６ａ　、３６ｂまたは３６ｃより
読み出されたアドレスを、読出アドレス２６として共通
バッファ　（ＣＢＦ）２１への送出および空アドレスと
して空アドレス記憶Ｂ　３　６　ｅへの送出を行う。制
御信号３１は、通常は、セル多重分離回路（ＤＥ〜ＩＵ
ｘ）２２において、現用伝送路３ｄ　　（３ｇ　）　、
３ｅ　　（３ｈ　）および３ｆ（３ｉ）のｊ頃にセルの
分離ができるように、出力ポート別アドレス記憶部３６
ａ　、３６ｂおよび３６ｃの順に繰り返し選択するよう
に与える。しかし、制御回路（ＣＴ）３ｇは、遅延回路
用アドレス記憶部３６ｄからアドレスを読み出す必要が
ある場合には、遅延された予備用回線のセルが出力され
るべき伝送路に対応する出力ポート別アドレス記憶部３
５ａ　，　３６ｂまたは３６ｃを選択する代わりに遅延
回路用アドレス記憶１３６ｄを選択するように制御信号
３１を送出する。

特殊アドレス保持回路（Ｍ）６４は共通バッファ（ＣＢ
Ｆ）２１で使われることのない特殊アドレスを保持して
いる。セレクタ（Ｓ）６３は、通常は制御信号３５によ
り空アドレス記憶部３６ｅから読み出されたアドレスを
目的とする出力ポート別アドレス記１’．Ｉ！Ｍ３６ａ
　，　３６ｂまたは３６ｃ１あるいは遅延回路用アドレ
ス記憶部３６ｄに送出するが、ヘンダ変換回路（ＨＣ）
４１から指示がある場合には、制御信号３５により特殊
アドレス保持回路（Ｍ）６４からの特殊アドレスを目的
とする出カポート別アドレス記憶部３６ａ　、３６ｂま
たは３６ｃに送出する。

特殊アドレス検出除去回路（Ｄ）６５は、通常のアドレ
スはそのまま通過させるが、特殊アドレスが到着した場
合には、それを検出して特殊アドレス検出信号６６を送
出するとともにその特殊アドレスを除去する。

本発明の特徴は、第２図において、送信側装置１は、第
一の回線切換制御手段としてのヘッダ変換回路（ＨＣ）
４１と切換信号送出手段としてのＯＡＭセル発生回路（
ＯＣＧ）６とを含み、受信側装置２は、切換信号検出手
段としてのヘッダ変換回路（ＨＣ）４１と、遅延回路用
アドレス記憶部としてのＦ　Ｉ　Ｆ　０３６ｄと、第三
の回線切換制御手段としてのセレクタ（Ｓ）４２および
６３ならびに制御回路（ＣＴ）３８、特殊アドレス保持
回路（Ｍ）　６４および特殊アドレス検出除去回路（Ｄ
）６５とを含むことにある。

次に、本第二実施例の動作について説明する。

本第二実施例は、回線切換を無瞬断で行うことができる
。以下では、現用伝送路３ａ−３ｄ　−３ｇを通る現用
回線から現用伝送路３ａ　−３ｅ　−３ｇを通る予備用
回線への回線切換えおよび切戻しの手順について説明す
る。

回線切換えの手順は、受信側装置２の遅延回路用アドレ
ス記憶部３６ｄを予備用回線から除く方法および特殊ア
ドレスの扱い以外は第１図の場合と同じなので、ここで
は、ヘッダ変換回路（ＨＣ）４１が切換信号を含む自ノ
ード宛のＯＡＭセルを受信後の動作を説明する。

受信側装置２のヘッダ変換回路（ＨＣ）４１は、情報列
の終わりを示す切換信号を含む自ノード宛のＯＡＭセル
を受信すると、そのＯＡＭセルを制御回路（ＣＴ）３８
に送出するとともに、制御信号３５によりセレクタ（Ｓ
）６３を制御して特殊アドレス保持回路（Ｍ）６４から
の特殊アドレスを出力ポート別アドレス記憶部３６ａに
送出する。遅延回路用アドレス記憶部３６ｄは、制御回
路（ＣＴ）３８が前記ＯＡＭセルを受信し、特殊アドレ
ス検出信号６６を受信するまで予備用回線のセルを共通
バッファ　（ＣＢＦ）２１に書き込んだそのアドレスを
蓄積する。前記制御回路（ＣＴ）３８は、前記ＯＡＭセ
ルを受信し、さらに特殊アドレス検出信号６６を受信す
ると、制御信号３１により出力ポート別アドレス記憶部
３６ａに対する読出クロツク２９の送出を一時停止し、
その代わりに遅延回路用アドレス記憶部３６ｄに読出ク
ロックを送出して、遅延回路用アドレス記憶部３６ｄか
ら読み出したアドレスを続出アドレス２６とする。これ
によって、共通バッファ（ＣＢＦ）２１に書き込まれて
いる予備用回線の遅延されたセルは現用伝送路３ｇに出
力される。

その後、制御回路（ＣＴ）３８は、遅延回路用アドレス
記憶部３６ｄからのエンプティー信号２８を受信直後に
、予備用回線のセルを共通バッファ（ＣＢＦ）２１に書
き込んだそのアドレスを直接出力ポート別アドレス記憶
部３６ａ　に書き込むようにヘッダ変換テーブル書換信
号３４を送出する。ヘッダ変換回路（ＨＣ）４１は、こ
のヘッダ変換テーブル書換信号３４を受信直後にヘッダ
変換テーブルの予備用回線を識別するＶＰＩに対応する
出力伝送路番号を現用伝送路３ｇに対応する値に変更す
る。制御回路（ＣＴ）３８は、前記ヘッダ変換テーブル
書換信号３４を送出後、制御信号３１により遅延回路用
アドレス記憶部３６ｄへの読出クロック２９の送出を停
止し、代わりに出力ポート別アドレス記憶部３６ａに対
して続出クロック２９を送出するようにする。

これによって、回線切換えは完了する。回線の切戻しも
、前言己切換えと同様に行うことができる。

以上の説明では、遅延回路用アドレス記憶部３６ｄから
のアドレス読み出しを出力ポート別アドレス記憶部３６
ａからのアドレス読み出しに対して完全に優先制御する
場合について述べたが、遅延回路用アドレス記憶部３６
ｄ内のアドレスがなくなるまで、一定の選択比で遅延回
路用アドレス記憶８３６ｄと出力ポート別アドレス記憶
部３６ａに読出クロックを送出して、読み出されたアド
レスを続出アドレス２６としてもよい。

なお、以上説明した回線切換方式では、制御回路（ＣＴ
）３８が遅延回路用アドレス記憶部３６ｄがらのエンプ
ティー信号２８を受信してから、ヘッダ変換テーブル書
換信号３４を送出してヘッダ変換回路（ＨＣ）４１内の
ヘッダ変換テーブルの書き換えが行われるまでの間に、
予備用回線のセルを共通バッファ　（ＣＢＦ）２１に書
き込んだそのアドレスが遅延回路用アドレス記憶部３６
ｄに新たに書き込まれることがないことを前提としてい
る。しかし、高速内部ハイウエイの速度が速く、１セル
の占有時間が短くなると、前記ヘッダ変換テーブルの書
換えの前に新たなアドレスが遅延回路用アドレス証憶部
３６ｄに書き込まれる可能性がある。その場合には、制
御回路（ＣＴ）３８は遅延回路用アドレス記憶部３６ｄ
からのエンプティー信号２８を受信後、ヘッダ変換テー
ブル書換信号３４を送出してヘッダ変換回路（ＨＣ）４
１内のヘッダ変換テーブルの書換えが行われた後も、し
ばらく間、制御信号３１により出力ポート別アドレス記
憶部３６ａに対して遅延回路用アドレス記憶部３６ｄを
優先制御し、遅延回路用アドレス記憶部３６ｄ内のアド
レスが完全になくなった時点で、前記優先制御を解除し
、セルを現用伝送路３ｇに出力するためのアドレスを読
み出すタイミングでは、出力ポート別アドレス記憶Ｂ３
６ａにのみ読出クロック２９を送出するようにする。

なお、第２図では、特殊アドレス保持回路（Ｍ）６４、
および特殊アドレス検出除去回路（Ｄ）６５を用いて、
ヘッダ変換回路（ＨＣ）４１が情報列の終わりを示す切
換信号が挿入されたＯＡＭセルを受信した直前の現用回
線のセルを共通バッファ（ＣＢＦ）２１に書き込んだそ
のアドレスが、出力ポート別アドレス記憶部３６ａを通
過した時点を検出する方法を採っている。しかし、その
方法の代わりに、第３図に示すように、ヘッダ変換回路
（ＨＣ）４１が情報列の終わりを示す切換信号が挿入さ
れたＯＡＭセルを受信した直後に、出力ポート別アドレ
ス記憶１３６ａの記憶アドレス数をセットし、そのセッ
トされた値から、それ以後出力ポート別アドレス記憶部
３６ａからアドレスが読み出されるごとに、１を減算し
、その値が零になった時点を用いてもよい。第３図にお
いて、７６は書込クロツク、６Ｂは書き込まれるアドレ
スデータ、６９は読み出サれるアドレスデータ、７０は
アップダウンカウンタ（Ｃ）　、７１はカウント値、７
２はダウンカウンタ　（ＤＣ）、７３はセット信号、お
よび７４はカウント値零信号であり、他の回路は第２図
と同じである。

なお、第３図は一つのＦ　Ｉ　Ｆ　０３６ａと制御回路
（ＣＴ）３８との関係を示したもので、Ｆ　Ｉ　Ｆ　０
３６ｂおよび３６ｃにもアップダウンカウンタ（Ｃ）７
０およびダウンカウンタ（ＤＣ）７２が必要になる。た
だし第２図では、書込クロック７６は省略されている。

アップダウンカウンタ（Ｃ）７０は書込クロック７６に
より一つカウントアップされ、続出クロック２９により
一つカウントダウンされる。従って、カウント値７１は
、現在ＦＩＦ○３６ａ内にあるアドレス数を示す。ダウ
ンカウンタ（ＤＣ）７２は、セット信号７３によりカウ
ント値７１をセットし、そのセットされた値を読出クロ
ック２９によりカウントダウンさせ、その値が零になっ
たとき、カウント値零信号７４を送出する。従って、制
御回路（ＣＴ）３８は、ＯＡＭセル受信した直後に、セ
ット信号７３を送出し、カウント値零信号７４を受信し
た後、次の動作に移ればよい。

また、当然のことであるが、現用回線より切換え先の予
備用回線の伝送遅延時間が大きい場合には、遅延回路用
アドレス記憶部３６ｄにアドレスが蓄積されることはな
い。しかし、その場合においても回線切換えの手順は前
記した場合と同じである。

以上述べたように、前記回線切換えにおいて予備用回線
から遅延回路を切り離す場合、セルの順序逆転が生じる
ことはないため、実セル到着開隔検出回路は不要となる
。また、遅延回路用アドレス記憶部３６６はアドレスの
みを記憶すればよいため、従来と比較してメモリ容量が
少なくてすむ。

第４図は本発明の第三実施例を示すブロック構成図であ
る。

第４図において、４３は共通バッファ（ＣＢＦ）、４５
、４６、４７、４８および４９はセレクタ　（Ｓ）、４
４はセレクタ４５、４６および４７の制御信号、５０お
よび５１はアドレスチェーンデータ、５２ａ　〜５２ｄ
　，　５３ａ　〜５３ｄ１および５４ａ〜５４ｄ　はフ
リップフロツプ（Ｆ〜Ｆ４）、５５ａ〜５５ｄはアドレ
ス比較回路（Ｃ〜Ｃ４）、５６はセット信号またはアド
レス一致信号、６７はアドレス一致信号、５７はセレク
タ４８および４９の制御信号、ならびに５８は制御回路
（ＣＴ）であり、他は第２図の場合と同じである。

ヘッダ変換回路（ＨＣ）４１は、回線を識別するＶＰＩ
とそのＶＰＩのセルが出力されるべき伝送路番号との対
応および新しいＶＰＩに変換するためのＶＰｒを書き込
んだヘッダ変換テーブルを持っている。高速内部ハイウ
ェイから実セルが到着すると、続出クロツク３３を空ア
ドレス記憶部３６ｅに送り、空アドレスを一つ読み出す
とともに、到着した実セルのヘッダ内のＶＰＩを解読後
、前記ヘッダ変換テーブルよりそのセルが出力されるべ
き伝送路番号と新しいＶＰＩを読み取り、その新しいＶ
ＰＩを前記実セルに挿入するとともに、セレクタ（Ｓ）
　４５、４６および４７において前記伝送路番号に対応
するフリップフロツプへの出力またはフリソプフロツプ
からの人力が選択されるように制御信号４４を送出する
。また、それと同時に前記到着した実セルおよびアドレ
スチェーンデータ５０を書込アドレス２５によって、共
通バッファ（ＣＢＦ）４３に書き込む。これによって、
空アドレス記憶ｉｆｆｌ３６ｅより読み出されたアドレ
スは、前記実セルが出力されるべき伝送路に対応するフ
リップフＤ　ンプ（Ｆ，　−Ｆ．　＞　５２ａ　〜５２
ｄに人力される。

また、前記実セルが出力されるべき伝送路に対応するフ
リップ７　０　７プ（Ｆ＋　−Ｆ４　）　５２ａ　〜５
２ｄにラッチされていたアドレスはセレクタ（Ｓ）４６
を通過してアドレスチェーンデータ５０となるとともに
、前記実セルが出力されるべき伝送路に対応するフリッ
プフロツプ（Ｆ，〜Ｆ４）５３ａ〜５３ｄに人力される
。さらに、また前記実セルが出力されるべき伝送路に対
応するフリップフロツブ（Ｆｌ〜Ｆ４）５３ａ〜５３ｄ
にラッチされていたアドレスはセレクタ　（Ｓ）４５を
通過して、書込アドレス２５となる。共通バッファ（Ｃ
ＢＦ）４３に書き込まれるアドレスチェーンデータ５０
は、実セルと同じアドレスに書き込まれ、同じ出力伝送
路に出力される実セルについて、次に読み出されるべき
実セルの格納されているアドレスを示している。なお、
フリップフロップ（Ｆ＋　〜Ｆ’４　）　５２ａ〜５２
ｄ　、５３ａ〜５３ｄ１および５４ａ〜５４ｄは一つの
アドレスをラッチできる複数個のフリップフロップから
構成されているものとする。

また、ヘッダ変換回路（ＨＣ）４１は、到着した実セル
が自ノード宛のＯ　Ａ　Ｍセルである場合にはそのセル
を制御回路（ＣＴ）５８に送出する。

共通バッファ（ＣＢＦ）４３は、実セルおよびアドレス
チェーンデータ５０を書込アドレス２５によって書き込
み、続出アドレス２６によって読み出し、読み出された
実セルをセル多重分離回路（ＤＥＭＵＸ）２２へ、また
アドレスチェーンデータ５１をセレクタ　（Ｓ）４８へ
送出する。フリップフロツプ（Ｆ＋　）　５２ａ　，　
５３ａおよび５４ａは現用伝送路３ｄ　　（３ｇ）に対
応するフリソプフロップ、フリップフロツブ（Ｆ２　）
５２ｂ　、５３ｂおよび５４ｂは現用伝送路３ｅ（３ｈ
）に対応するフリップフロップ、フリップフロップ（Ｆ
３　）　５２ｃ　、５３ｃおよび５４Ｃは現用伝送路３
ｆ（３ｉ）に対応するフリップフロップ、フリップフロ
ツプ（Ｆ４　）　５２ｄ　，　５３ｄおよび５４ｄは遅
延回路に対応するフリップフロップである。

実セルの遅延回路およびそのアドレスチェーンとしての
機能は、共通バッファ（ＣＢＦ）４３が行っている。セ
レクタ（Ｓ）４８および４９は制御信号５７により制御
され、通常は、フリップフロップ（Ｆ．　、Ｆ２　、Ｆ
３）５４ａ　，５４ｂ　，５４ｃの順に繰り返し選択さ
れる。しかし、遅延された実セルを共通バッファ（Ｃ’
ＢＦ）４３より読み出す場合には、その遅延された実セ
ルが出力されるべき出力伝送路に対応するフリップフロ
ップ（Ｆ．〜Ｆ３）５４ａ〜５４Ｃを選択する代わりに
フリップ７ロップ（Ｆ４）５４ｄを選択する。選択され
たフリップフロツブ（Ｆ１〜Ｆ４）５４ａ〜５４ｄから
のアドレスは、セレクタ（Ｓ）４９を通過して読出アド
レス２６となるとともに、空アドレスとして空アドレス
記憶部３６ｅに格納される。その読出アドレス２６によ
って読み出されたアドレスチェーンデータ５１：ま、前
記選択されたフリノプフロノプ（Ｆｌ　〜Ｆ４）５４ａ
〜５４ｄにラッチされる。

アドレス比較回路（Ｃ＋　＝Ｃ４）　５５ａ　〜５５ｄ
は、通常はフリップフロツプ（Ｆ　ｌ−　Ｆ　４　）　
５３ａ〜５３ｄと（Ｆ，〜Ｆ＜）５４ａ〜５４ｄ　にラ
ッチされているアドレスを比較し、一致している場合に
はアドレス一致信号５６を出力する。なお、アドレスが
一致している場合には、共通バッファ（ＣＢＦ）４３に
格納されている対応する伝送路に出力されるべき実セル
または遅延されている実セルが無いことを示している。

また、アドレス比較回路（Ｃ，〜Ｃｌ）５５ａ〜５５Ｃ
は、制御回路（ＣＴ）５８からのセット信号５６により
フリップフロツプ（Ｆ．〜Ｆ：＋）５３ａ〜５３ｃにラ
ッチされているアドレスをセントし、そのセットされた
アドレスとフリップフロツプ（Ｆ１〜Ｆ３）５４ａ〜５
４Ｃにラッチされているアドレスとを比較し、一致して
いる場合にはアドレス一致信号５６を送出する。なお、
この場合、アドレスが一致した時点は、共通ハッファ　
（ＣＢＦ）４３の前記セ７｝されたアドレスに記憶さて
ムだセルが読み出される時点を示している。

本発明の特徴は、第４図において、送信側装置１は、第
一の回線切換手段としてのへンダ変換回路（ＨＣ）４１
と、切換信号送信手段としてのＯＡＭセル発生器（ＯＣ
Ｇ）６とを含み、受信側装置２は、切換信号検出手段と
してのヘッダ変換回路（ＨＣ）４１と、遅延回路用アド
レス記憶部としてのフリップフロップ（Ｆ４　）　５２
ｄ　，　５３ｄおよび５４ｄと、第三の回線切換制御手
段としての、セレクタ（Ｓ）４６、４７、４８および４
９、比較回路（Ｃ．〜Ｃ，）５５ａ　〜５５ｄ　、なら
びに制御回路（ＣＴ）５８とを含むことにある。

次に、本第三実施例の動作について説明する。

本第三実施例は、回線切換を無瞬断で行うことができる
。以下では、現用伝送路３ａ−３ｄ　−３ｇを通る現用
回線から現用伝送路３ａ　−３ｅ　−３ｇを通る予備用
回線への回線切換えおよび切戻しの手順について説明す
る。

まず、受信側装置２の制御回路（ＣＴ）５８は、図外の
センタ装置より回線切換信号を受信すると、ヘッダ変換
テーブル書換信号３４を送出して、現用伝送路３ｅ内の
予備用回線より送られて《る実セルを共通ハッファ（Ｃ
ＢＦ）４３の遅延回路に記憶されるように、ヘッダ変換
回路（ＨＣ）４１内のヘッダ変換テーブルに予備用回線
を識別するためのＶＰＩと遅延回路に関係するフリソプ
フロツプ（Ｆ．）５２ｄおよび５３ｄに対応する番号と
その予備用回線が現用伝送路３ｇ内で使用する新しいＶ
ＰＩを書き込む。

次に、送信側装置１の制御回路（ＣＴ）５８は、現用伝
送路３ｄに送出されている現用回線のセルが現用伝送路
３ｅを通る予備用回線に送出されるようにヘッダ変換テ
ーブル書換信号３４を送出する。

現用伝送路３ｅを通る予備用回線のセルには現用回線と
は別の新しいＶＰＩが使われる。送信側装置１の制御回
路（ＣＴ）５８は、前記ヘッダ変換テーブル書換信号３
４の送出直後に、ＯＡＭセル発生回路（ＯＣＧ）６に対
して情報列の終わりを示す切換信号を挿入した受信側装
置２宛の○ＡＭセルを現用伝送路３ｄに送吊するように
ＯＡＭセル発生指示１３号１Ｂを送出する。

一方、受信側装置２のヘッダ変換回路（ＨＣ）４１は、
前記切換信号を含む自ノード宛の○Ａ〜丁セルを受雪す
ると、そのＯＡＭセルを制御回路（ＣＴ）５８に送出す
る。制御回路（ＣＴ）５３は前記ＯＡＭセルを受信する
と、セット信号５６をアドレス比較回路（Ｃ＋）ｂ５ａ
に送出する。その後、制御回路（ＣＴ）５８は、アドレ
ス比較回路（Ｃ１）５５ａよりアドレス一致信号を受信
すると、セレクタ（Ｓ）４８および４９においてフリッ
プフロンプ（Ｆ１）５４ａの選択を一時中止し、その代
わりにフリップフロツプ（Ｆ．　）５４ｄを選択するよ
うに制御信号５７を変更する。これによって、共通バッ
ファ（ＣＢＦ）４３内に蓄積されている予備用回線の実
セルが読み出され、現用伝送路３ｇに送出される。その
後、制御回路（ＣＴ）５８は、アドレス比較回路（Ｃ４
　）　５５ｄからのアドレス一致信号５６を受信直後に
、予備用回線のセルを直接現用伝送路３ｇに対応する共
通バンファ（ＣＢＦ）４３内の領域に書き込むようにヘ
ッダ変換テーブル書換信号ク・１を送出する。ヘッダ変
換回路（ＨＣ）４１は、このヘッダ変換テーブル書換信
号３４を受信直後にヘッダ変換テーブルの予備用回線を
識別するＶＰＩに対応する出力伝送路番号を現用伝送路
３ｇに対応する値に変更する。これによって、回線切換
えは完了する。回線の切戻しも、前記切換えと同様に行
うことができる。

以上の説明では、遅延回路に関係するフリップフロンプ
（Ｆ４）　５４ｄ　ヲフリップフロッ７’　（Ｆ，）５
４ａに対して完全に優先して選択する優先制御の場合に
ついて述べたが、遅延回路内の予備用回線のセルがなく
なるまで、一定の選択比でフリップフロソプ（Ｆ４　）
　５４ｄと（Ｆ＋）５４ａを選択してもよい。

なお、以上説明した回線切換方式では、制御回路（ＣＴ
）５８が遅延回路に関係するアドレス比較回路（Ｃ４　
）　５５ｄからのアドレス一致信号５６を受信してから
、ヘッダ変換テーブル書換信号３４を送出してヘンダ変
換回路（ＨＣ）４１内のヘッダ変換テーブルの書換えが
行われるまでの間に、予備用回線のセルが共通ハンファ
　（ＣＢＦ）４３に新たに書き込まれることがないこと
を前提としている。

しかし、高速内部ハイウエイの速度が速く、１セルの占
有時間が短くなると、前記ヘッダ変換テーブルの書換え
の前に予備用回線のセルが共通バノファ（ＣＢＦ）４３
に書き込まれる可能性がある。

その場合には、制御回路（ＣＴ）５８はヘッダ変換回路
（ＨＣ）４１のヘッダ変換テーブルの書換えが行われた
後も、しばろくの間、制御信号５７によりフリップフロ
ツプ（Ｆ＋）５４ａに対してフリップフロツブ（Ｆ４）
５４ｄを優先制御し、遅延回路内の予備用回線のセルが
完全になくなった時点で、前記優先制御を解除し、セル
を現用伝送路３ｇに出力するためのアドレスを選択する
タイミングでは、フリノプフロツプ（Ｆｌ）．１）４ａ
のみを選択するようにする。

また、当然のことであるが、現用回線より切換え先の予
備用回線の伝送遅延時間が大きい場合には、遅延回路内
に予備用回線のセルが蓄積されることはない。しかし、
その場合においても回線切換えの手順は前記した場合と
同じである。

以上述べたように制御するため、セルの順序逆転を生じ
させないための実セル到着間隔検出回路は不要となる。

また、遅延回路用アドレス記憶部３６ｄはアドレスのみ
を記憶すればよいため、従来方式と比べてメモリ容量が
少なくてすむ。

以上説明した第一、第二および第三の実施例における回
線切換方式は、送信側装置１と受信側装置２の間に中継
ノード装置がある場合にも同様に適用できる。

第５図は本発明の第四実施例を示すブロック構成図であ
る。

第５図において、３ｊ，３ｋおよび３ｍは予備用伝送路
、３６ｆは遅延回路用アドレス記憶部としてのＦＩＦ○
、ならびに７５は遅延調整回路であり、他は第２図と同
様である。

セレクタ（Ｓ）４２は、通常は出力ポート別アドレス記
憶ａ３６ａおよび３６ｂから読み出されたアドレスによ
って共通ハッファ　（ＣＢＦ）２１より読み出されたセ
ルがそれぞれ現用伝送路３ｄ（３ｇ）および３ｅ（３ｈ
）に出力されるように制御信号３１によって制御される
。遅延回路用アドレス記憶部３６ｆおよび３６［ｊは、
通常はそれぞれ現用伝送路３ｄ（３ｇ）および３ｅ（３
ｈ）に出力されるべきセルを遅延させるための遅延回路
用アドレス記憶邪である。遅延調整回路（Ａ，＋７５は
、特殊アドレス検出除去回路（Ｄ）６５で生じる遅延と
同等の遅延を与える回路である。

本発明の特徴は、第５図において、送信側装置１は、第
一の回線切換制御手段としてのヘッダ変換回路（ＨＣ）
４１と、切換信号送出手段としてのＯＡＭセル発生回路
（ＯＣＧ）６とを含み、受信側装置２は、切換信号検出
手段としてのヘッダ変換回路（ＨＣ）４１と、遅延回路
用アドレス記憶部としてのＦＩＦＯ３６ｆおよび３６ｄ
と、第三の回線切換手段としてのセレクタ（Ｓ）６３お
よび４２、特殊アドレス保持回路（Ｍ）　６４、特殊ア
ドレス検出除去回路（Ｄ）６５、遅延調整回路（Ａ）７
５、ならびに制御回路（ＣＴ）３８とを含むことにある
。

次に、本第四実施例の動作について説明する。

本第四実施例は、伝送路切換えを無瞬断で行うことがで
きる。以下、現用伝送路３ｄから予備用伝送路３ｋへの
切換えおよび切戻しの手順について説明する。

まず、受信側装置２の制御回路（ＣＴ）３８は図外のセ
ンタ装置より伝送路切換信号を受信すると、ヘッダ変換
テーブル書換信号３４を送出して、予備用伝送路３ｋよ
り送られてくる各回線の実セルを共通バッファ（ＣＢＦ
）２１に書き込んだそのアドレスを各回線が出力される
べき伝送路に対応する遅延回路用アドレス記憶部３６ｆ
または３６ｄに記憶されるように、ヘッダ変換回路（Ｈ
Ｃ）４１内のヘッダ変換テーブルに予備用伝送路内の各
回線を識別するためのＶＰＩとそれに対応する遅延回路
用アドレス記憶部３６ｆまたは３６ｄに対応する番号と
各回線が現用伝送路３ｇまたは３ｈ内で使用する新しい
ＶＰＩとを書き込む。

次に、送信側装置１の制御回路（ＣＴ）３８は、まず、
制御信号３１を、出力ポート別アドレス記憶部３６ａお
よび３６ｂならびに遅延回路用アドレス記ｔＩｉ３６ｆ
から読み出されたアドレスによって共通ハッファ（ＣＢ
Ｆ）２１より読み出されたセルがそれぞれ現用伝送路３
ｄおよび３ｅならびに予備用伝送路３ｋに出力されるよ
うに変更する。その後、制御回路（ＣＴ）　３８’よ、
現用伝送路３ｄに送出されてし）る全回線が予備用伝送
路３ｋに送出されるようにへ、ツダ変換テーブル書換信
号３４を送出する。

これによって今まで現用伝送路３ｄに送出されていたセ
ルが共通バッファ（ＣＢＦ）２１に蓄積されていたその
アドレスを格納していたアドレス証憶部は、出力ポート
別アドレス記憶部３６ａから遅延回路用アドレス記憶部
３６ｆに変更される。予備用伝送路３ｋを通る各回線に
は現用伝送路３ｄ内の各回線とは別の新しいＶＰＩが使
われる。

送信側装置１の制御回路（ＣＴ）３８は、前記ヘッダ変
換テーブル書換信号３４の送出直後に、ＯＡＭセル発生
回路（ＯＣＧ）６に対して情報列の終わりを示す切換信
号を挿入した受信側装置２宛の０　Ａ　Ｍ　シルを現用
伝送路３ｄに送出するようにＯＡ　Ｍセル発生指示信号
１８を送出する。

一方、受信側凌置２のヘッダ変換回路（ＨＣ）４１は、
前記切換信号を含む自ノード宛のＯＡＭセルを受信する
と、その○ＡＭセルを制御回路（ＣＴ）３８に送出する
とともに、制御信号３５によりセレクタ（Ｓ）６３を制
御して特殊アドレス保持回路（Ｍ）６４からの特殊アド
レスを出力ポート別アドレス記憶部３６ａおよび３６ｂ
に送出する。遅延回路用アドレス記憶部３６ｆおよび３
６ｄは、制御回路くＣＴ）３８が前記ＯＡＭセルを受信
後、それぞれ対応する出力ポート別アドレス記憶部３６
ａまたは３６ｂに対応する特殊アドレス検出除去回路（
Ｄ）６５からの特殊アドレス検出信号６６を受信するま
で予備用伝送路のセルを共通バッファ（ＣＢＦ）２１に
書き込んだそのアドレスを蓄積する。前記制御回路（Ｃ
Ｔ）３８は、前記ＯＡＭセルを受信後、出力ポート別ア
ドレス記憶部３６ａに対応する特殊アドレス検出除去回
路（Ｄ）６５から特殊アドレス検出信号６６を受信した
場合、制御信号３１により出力ポート別アドレス記憶部
３６ａ　に対する続出クロンク２９の送出を一時停止し
、その代わりに遅延回路用アドレス記憶部３６ｆに続出
クロノク２９を送出して、遅延回路用アドレス記｛．！
部３６ｆから読み出したアドレスを続出アドレス２６と
する。また、前記制御回路（ＣＴ）３８は、出力ポート
別アドレス記憶部３６ｂに対応する特殊アドレス検出除
去回路（Ｄ）６５から特殊アドレス検出信号６６を受信
した場合には、制御信号３１により出力ポート別アドレ
ス記憶部３６ｂに対する読出クロツク２９の送出を一時
停止し、その代わりに遅延回路用アドレス記憶部３６ｄ
に続出クロツク２９を送出して、遅延回路用アドレス記
憶部３６ｄから読み出したアドレスを読出アドレス２６
とする。これらによって、共通バッファ（ＣＢＦ）２］
に書き込まれている予備用伝送路の遅延されたセルは現
用伝送路３ｇおよび３ｈに出力される。

その後、制御回路（ＣＴ）３８は、遅延回路用アドレス
記憶部３６ｆからのエンプティー信号２８を受信した場
合にはその直後に、予備用伝送路の回線の内、現用伝送
路３ｇに出力されるべき回線のセルを共通ハソファ（Ｃ
ＢＦ）２１に書き込んだそのアドレスを直接出力ポート
別アドレス記｛：！ｉ３６ａに書き込むようにヘッダ変
換テーブル書換信号３４を送出する。制御回路（ＣＴ）
３８は、このヘッダ変換テーブル書換信号３４を送出後
、制御信号３１により遅延回路用アドレス記憶部３６ｆ
への読出クロック２９の送出を停止し、代わりに出力ポ
ート別アドレス記憶部３６ａに対して続出クロック２９
を送出するようにする。また、制御回路（ＣＴ）３８は
、遅延回路用アドレス記憶部３６ｄからのエンプティー
信号２８を受信した場合にはその直後に、予備用伝送路
の回線の内、現用伝送路３ｈに出力されるべき回線のセ
ルを共通バンファ（ＣＢＦ）２１に書き込んだそのアド
レスを直接出力ポート別アドレス記憶部３６ｂに書き込
むようにヘッダ変換テーブル書換信号３４を送出する。

制御回路（ＣＴ）３８は、前記ヘッダ変換テーブル書換
信号３４を送出後、制御信号３１により遅延回路用アド
レス記憶部３６ｄへの読出クロツク２９の送出を停止し
、代わりに出力ポート別アトレス記・臆部３６ｂに対し
て続出クロンク２９を送出するようにする。これらの制
御によって、伝送路切換えは完了する。伝送路の切戻し
も、前記切換えと同様に行うことができる。

以上の説明では、それぞれ遅延回路用アドレス記Ｉｃ部
３６ｆおよび３６ｄからのアドレス続出を出力ポート別
アドレス記憶部３６ａおよび３６ｂからのアドレス読出
に対して完全に優先制御する場合について述べたが、遅
延回路用アドレス記憶部３６ｆ　（３６ｄ）内のアドレ
スがなくなるまで、一定の選択比で遅延回路用アドレス
記憶部３６ｆ　（３６ｄ）と出ポート別アドレス記憶部
３６ａ　（３６ｂ）に読出クロツクを送出して、読み出
されたアドレスを続出アドレス２６としてもよい。

なお、以上説明した伝送路切換方式では、制御回路（Ｃ
Ｔ）３８が遅延回路用アドレス記憶部３６ｆまたは３６
ｄからのエンプティー信号２８を受信してから、ヘッダ
変換テーブル書換信号３４を送出してへ７ダ変換回路（
ＨＣ）４１内のヘッダ変換テーブルの書換えが行われる
までの間に、予備用伝送路のセルを共通ハッファ　（Ｃ
ＢＦ）２１に書き込んだそのアドレスが遅延回路用アド
レス記憶部３６ｆまたは３６ｄに新たに書き込まれるこ
とがないことを前提としている。しかし、高速内部ノ１
イウエイの速度が速く、１セルの占有時間が短くなると
、前記ヘッダ変換テーブルの書換えの前に新たな′ｒド
レスが遅延回路用アドレス記憶部３６ｆまたは３６ｄに
書き込まれる可能性がある。

その場合には、制御回路（ＣＴ）３８は遅延回路用アド
レス記憶部３６ｆまたは３６ｄからのエンプティー信号
２８を受信後、ヘッダ変換テーブル書換信号３４を送出
してヘッダ変換回路（ＨＣ）４１内のヘッダ変換テーブ
ルの書換えが行われた後も、しばらくの間、制御信号３
１により出力ポート別アドレス記憶部３６ａ　（３６ｂ
）　　に対して遅延回路用アドレス記憶部３６　ｆ　（
３６ｄ）を優先制御し、遅延回路用アドレス記憶部３６
　ｆ　（３６ｄ）　　内のアドレスが完全になくなった
時点で、前記優先制御を解除し、セルを現用伝送路３ｇ
および３ｈに出力するためのアドレスを読み出すタイミ
ングでは、それぞれ出力ポ−ト別アドレス記憶部３６ａ
および３６ｂにのみ読出クｏ　．７ク２９を送出ずるよ
うにずる。

なお、第５図では、特殊アドレス保持回路（〜１）６４
、および特殊アドレス検出除去回路（Ｄ）６５を用いて
、ヘッダ変換回路（ＨＣ）４１が情報列の終わりを示す
切換信号が挿入されたＯ　Ａ　Ｍセルを受信した直前の
現用伝送路のセルを共通バッファ（ＣＢＦ）２１に書き
込んだそのアドレスが、出力ポート別アドレス記憶部３
６ａおよび３６ｂを通過した時点を検出する方法を採っ
ている。しかし、その方法の代わりに、第３図に示した
ように、ヘッダ変換回路（ＨＣ）４１が情報列の終わり
を示す切換信号が挿入されたＯＡＭセルを受信した直後
に、出力ポート別アドレス記憶部３６ａの記憶アドレス
数をセットし、そのセ７｝された値から、それ以後出力
ポート別アドレス記憶部３６ａからアドレスが読み出さ
れるごとに１を減算し、その値が零になった時点を用い
てもよい。

また、当然のことであるが、現用伝送路より切換え先の
予備用伝送路の伝送遅延時間が大きい場合には、遅延回
路用アドレス記１，へ部３６ｆおよび３６（」にアドレ
スが蓄積されることはない。しかし、その場合において
も伝送路切換えの手順は前記した場合と同じである。

以上述べたように、前記伝送路切換において予備用伝送
路から遅延回路を切り離す場合、セルの順序逆転が生じ
ることはないため、実セル到着間隔検出回路は不要とな
る。また、遅延回路用アドレス記憶部３６ｆおよび３６
ｄはアドレスのみを記憶すればよいため、従来方式に比
べてメモリ容量が少なくてすむ。

〔発明の効果〕

以上説明したように、本発明は、共通バッファへのセル
の書込アドレスを出力ポート別に記憶し、待行列処理す
る出力ポート別アドレス記憶部を有する共通バッファ形
スイッチにおいて、前記出力ポート別アドレス記憶部と
は別に、共通バッファへのセルの書き込みアドレスを記
憶し、遅延回路として機能する遅延回路用アドレス記憶
部を設け、この遅延回路用アドレス記憶部により、所望
の遅延を行った後、前記遅延回路用アトレス記憶おより
記・１意されているアドレスを古い順に読み出し、遅延
されたセルが出力されるべき出力ポートに対応する前記
出力ポート別アドレス記憶部の待行列に加えるか、また
は、前記遅延回路用アドレス記′１意部からのアドレス
読み出しを、遅延されたセルが出力されるべき出力ポー
トに対応する前記出力ポート別アドレス記憶部からのア
ドレス読出しに対して、優先的に行う優先制御を行うこ
とにより、セルの順序逆転がなくなるため、従来必要で
あった実セル到着間隔検出回路は不要となる効果がある
。また、このたｔ１回線または伝送路切換に要する時間
が短くなる効果がある。

さらに、この遅延回路は、セルを共通バッファに書き込
んだそのアドレスだけを記憶するため、セル自身を記憶
しなければならなかった従来方式の遅延回路に比較して
、必要なメモリ量が非常に少なくてすむ効果がある。

４

【図面の簡単な説明】

第１図は本発明の第一実施例を示すブロンク構成図。 第２図は本発明の第二実施例を示すブロック構成図。 第３図はそのアドレス記・田部の他の例を示すブロック
構成図。 第４図は本発明の第三実施例を示すブロック構成図。 第５図は本発明の第四実施例を示すブロック構成図。 第６図は本発明における情報例フォーマットの一例を示
す説明図。 第７図は従来例を示すブロック構成図。 １・・・送信側装置、２・・・受信側装置、３・・・現
用回線く伝送路）、３ａ〜３ｌ・・・現用伝送路、３Ｊ
〜３ｍ・・・予備用伝送路、４・・・予備用回線（伝送
路）、５・・・クロスコネクトスイッチ（ＸＳＷ）、６
・・・ＯＡＭセル発生回路（ＯＣＧ）　、？、１７、３
８、５８・・・制御回路くＣＴ）、８ａ、８ｂ・・・実
セル到着間隔検出回路（ＲＣＤＴ）　、９ａ　，９ｂ・
・・実セル到着間隔指定信号または実セル到着間隔検出
信号、１０ａ、１０ｂ　・・・○Ａ　Ｍセル分離回路（
ＯＣＳ）　、ｌｌａ．　ｌｌｂ・・・○、へＭセル信号
、１２ａ、１２ｂ・・・実セル分離回路（ＲＣ　Ｓ）　
、１３ａ　、１３ｂ・・・実セル分離指定信号または実
セノＬ分離解除信号、１４・・・ファーストインファー
ストアウトメモリ　（ＦＩＦ○）、１５、２９、３０、
３２、３３・・・読出クロツク、１６、２８・・・エン
プティー信号、１８・・・ＯＡＭセル発生指示信号、１
９・・・ヘッダ変換テーブル書換信号、２０、４１・・
・ヘッダ変換回路（ＨＣ）、２１、４３・・・共通バッ
ファ（ＣＢＦ）、２２・・・セル多重分離回路（ＤＥＭ
’ＵＸ）　、２３、２４、４２、４５〜４９、６３・・
・セレクタ　（Ｓ）、２５・・・書込アドレス、２６・
・・読出アドレス、２７・・・オア回路、３１、３５、
４４、５７・・・制御信号、３４・・・ヘッダ変換テー
ブル書換信号、制御信号またはＯＡＭセル信号、３６ａ
　、３６ｂ、３６ｃ・・・出力ポート別アドレス記憶部
（ＦＩＦＯ）、３６ｄ１３６ｆ・・・遅延回路用アドレ
ス記憶部（ＦＩＦＯ）、３６ｅ・・・空アドレス記憶部
（Ｆ　Ｉ　Ｆ○）、３７、３９・・・インタフェース回
路（ＩＦ）、４０・・・セル多重化回路（ＭＵＸ）　、
５０、５１・・・アトレスチェーンデーク、５２ａ　〜
５２ｄ　，　５３ａ　〜５３ｄ　，　５４ａ　〜５４ｄ
・−ｙリンプフロツプ（Ｆｌ　〜Ｆ　４　）　、５５ａ
〜５５ｄ・・・アドレス比較回路（Ｃ＋　〜Ｃ４）、５
６・・・セット信号またはアドレス一致信号、６４・・
・特殊アドレス保持回路（Ｍ）、６５・・・特殊アドレ
ス検出除去回路（Ｄ）、６６・・・特殊アドレス検出信
号、６８、６９・・・アドレスデータ、７０・・・アッ
プダウンカウンタ　（Ｃ）　、７１・・・カウント値、
７２・・・ダウンカウンタ　（ＤＣ）、７３・・・セッ
ト信号、７４・・・カウント値零信号、７５・・・遅延
調整回路（Ａ＞、７６・・・書込クロツク。

Claims (1)

1. 【特許請求の範囲】 １、到着する実セルを一時記憶する共通バッファと、こ
   の共通バッファの書込アドレスを記憶する出力ポート別
   アドレス記憶部と、この出力ポート別アドレス記憶部か
   ら読み出されたアドレスを空アドレスとして記憶する空
   アドレス記憶部とを含み、セルを単位として現用回線を
   予備用回線に切り換える切換手段を有する送信側装置と
   受信側装置とを備えた回線切換方式において、 前記送信側装置は、 現用回線内の任意の区切りで現用回線から予備用回線に
   切り換える第一の回線切換制御手段と、切り換えによる
   現用回線の最後のセルが前記第一の回線切換制御手段を
   通過後に情報列の終りを示す切換信号を含む切換セルを
   発生し、現用回線を含む現用伝送路に送出する切換信号
   送出手段とを含み、 前記受信側装置は、 送られてきた前記切換セルより前記切換信号を検出する
   切換信号検出手段と、 予備用回線から到着する実セルを前記共通バッファに書
   き込んだアドレスを順次記憶し遅延回路として動作する
   遅延回路用アドレス記憶部と、前記切換信号検出手段に
   より前記切換信号を検出したとき前記遅延回路用アドレ
   ス記憶部に記憶されたアドレスを古い順に読み出して遅
   延された実セルが出力されるべき出力ポートに対応する
   当該出力ポート別アドレス記憶部に入力し、記憶された
   アドレスがすべて読み出された後、予備用回線から到着
   する実セルを前記共通バッファに書き込んだアドレスは
   直接当該出力ポート別アドレス記憶部に入力する制御を
   行う第二の回線切換制御手段とを含む ことを特徴とする回線切換方式。 ２、前記受信側装置は、前記第二の切換制御手段に代え
   て、前記切換信号検出手段により前記切換信号を検出し
   たとき、前記遅延回路用アドレス記憶部に記憶されたア
   ドレスを遅延された実セルが出力されるべき出力ポート
   に対応する当該出力ポート別アドレス記憶部に記憶され
   たアドレスより優先して読み出して当該出力ポート別ア
   ドレス記憶部に入力し、前記遅延回路用アドレス記憶部
   に記憶されたアドレスがすべて読み出された後、予備用
   回線から到着する実セルを前記共通バッファに書き込ん
   だアドレスは直接当該出力ポート別アドレス記憶部に入
   力する制御を行う第三の回線切換制御手段を含む請求項
   １記載の回線切換方式。