JPH03216350A - サーマルヘッドの駆動制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ファクシミリやプリンタ等に組み込まれるサ
ーマルヘッドの駆動制御回路に関するもので、詳細には
、サーマルヘッドの発熱抵抗体の各ブロックの駆動時間
を制御するための回路に関するものである。

〔従来の技術〕

第２図は一般的なサーマルヘッドのブロック図、第３図
はこのサーマルヘッドを駆動する時のタイミングチャー
トである。

第２図に示されるように、サーマルヘッドは複数の発熱
抵抗木Ｒ１〜Ｒ２０４８と、これら発熱抵抗体の１ライ
ン分のレジスタＲＥＳ（図中０〜３１まで）によって構
成されている。レジスタＲＥＳには、第３図に示される
データ信号ＤＡＴＡ、クロック信号ＣＬＯＣＫ、ラッチ
信号ＬＡＴＣＨ、及びストローブ信号ＳＴＲＯＢＥ１〜
８か入力される。

そして、１ビットのデータ信号ＤＡＴＡに１個の発熱抵
抗体が対応し、データ信号ＤＡＴＡが“１″の発熱抵抗
体にストローブ信号ＳＴＲＯＢＥ１〜８のパルス幅に対
応する時間たけ通電することにより発熱させる。従って
、ストローブ信号ＳＴＲＯＢＥＩ〜８の幅を変化させる
ことにより、印刷濃度を制御することかできる。

ここで、第４図はストローブ信号ＳＴＲＯＢＥ１〜８の
パルス幅を制御するための従来の駆動制御回路を示すブ
ロック図である。

同図の駆動制御回路においては、ストローブカウンタ１
により１ラインの印刷時間がストローブ信号の個数に分
割される。マルチバイブレータ２は端子Ａから入力され
るストローブ信号の分割点をトリガとして起動し、コン
デンサＣの容量とサーマルヘッド（図示せず）の温度を
検出するサーミスタ３の抵抗値に応じて端子Ｃ×とＲｘ
に入力される信号に基づいた幅のパルス信号を端子互か
ら出力する。ここで、サーミスタ３の抵抗値により発熱
時間を変えるのは、サーマルヘッド温度が高い場合に発
熱抵抗体の発熱量を抑え、サーマルヘット温度が低い場
合に発熱量を増やし印刷濃度の均一化を図るためである
。

そして、ストローブカウンタ１の出力信号と、マルチバ
イブレータ２の端子Ｑの出力信号とはアンド回路４に入
力され、その出力がマルチプレクサ（ＭＰＸ＞５に入力
される。ＭＰＸ５は、例えば、第２図のようにブロック
に分割されたレジス夕の各ブロック毎にストローブ信号
ＳＴＲＯＢＥ１〜Ｎを与える。

〔発明か解決しようとする課題〕

しかしながら、上記従来のサーマルヘッドの駆動制御回
路においては、発熱抵抗体のブロック単位の抵抗値ぱら
つき、前回の印刷において蓄熱されている熱量のぱらつ
き、さらには、ブロック毎の黒データの個数のぱらつき
等を補正することはできず、このため印刷濃度にむら生
じるという問題があった。

そこで、本発明は上記した従来技術の課題を解決するな
めになされたもので、その目的とするところは、発熱抵
抗体の抵抗値、蓄熱されている熱量、及び黒データの数
を考慮して各ブロック毎に発熱時間を制御することによ
り均一な濃度の印刷を行うことかできるサーマルヘッド
の駆動制御回路を提供することにある． Ｊ課題を解決するための手段〕 本発明にかかるサーマルヘッドの駆動制御回路は、サー
マルヘッドの複数の発熱抵抗体に駆動開始タイミングを
与えるトリガ信号を出力するストローブカウンタと、上
記複数の発熱抵抗体の駆動時間を与えるパルス幅を有す
るパルス信号を出力するマルチバイブレータと、上記駆
動開始タイミングと上記駆動時間とを上記複数の発熱抵
抗体を区分する複数のブロックのそれぞれに対して与え
るストローブ信号を出力する切替回路とを有するサーマ
ルヘッドの駆動制御回路において、製造段零で予め測定
されてある上記複数の発熱抵抗体のブロック毎の抵抗値
データを記憶する抵抗補正レジスタと、上記ストローブ
カウンタからのトリガ信号に基づいて前回の１ライン印
刷をした時から次の印刷までに要する放熱時間から上記
発熱抵抗体に蓄熱されている＃ｔＩ熱量データを計数し
、この蓄熱量データを記憶する蓄熱補正カウンタ・レジ
スタと、発熱する発熱抵抗体の数を各ブロック毎に計数
して保持する黒データカウンタ・レジスタと、上記抵抗
補正レジスタの抵抗値データ、上記蓄熱補正カウンタ・
レジスタの蓄熱量データ、及び上記黒データカウンタ・
レジスタの黒データに基ついて、上記複数の発熱抵抗体
の各ブロックの駆動時間を与えるストローブ信号のパル
ス幅を決定する時定数を上記マルチバイブレータに与え
る時定数決定部とを有することを特徴としている．〔作
　用〕 本発明においては、製造段階で予め測定されてある複数
の発熱抵抗体の各ブロック毎の抵抗値データと、前回の
１ライン印刷からの放熱時間に基づいて得られる各ブロ
ックの蓄熱量データと、発熱する発熱抵抗体の各ブロッ
ク毎の個数く黒データ数）とに基づいて、時定数決定部
が複数の発熱抵抗体の各ブロックに駆動時間を与えるス
トローブ信号のパルス幅を与える時定数を決定し、複数
の発熱抵抗体に駆動時間を与えるストローブ信号を出力
する。このように、複数の発熱抵抗体の各ブロックのそ
れぞれについて、抵抗値ばらつき、蓄熱量、及び発熱量
に対応する黒データ数に基づいてストローブ信号のパル
ス＠（発熱時間）が制御され、発熱抵抗体の温度の均一
化により印刷濃度のむらは低減される。

〔実施例〕

以下に本発明を図示の実施例に基づいて説明する。

第１図は本発明に係るサーマルヘッドの駆動制卿回路の
一実施例を示すブロック図である。

同図に示すされるように、本実施例の駆動制御回路は、
サーマルヘッドの発熱抵抗体に駆動開始タイミングと駆
動時間とを与えるストローブ信号ＳＴＲＯＢＥＩ〜Ｎを
発生させ、これをサーマルヘッドの各ブロック（第２図
に示す》毎に出力するストローブ発生回路１０と、この
ストローブ発生回路１０に対してストローブ信号ＳＴＲ
ＯＢＥ１〜Ｎのパルス幅を決定するための時定数を与え
るストローブパルス幅の決定回路２０とから構成されて
いる。

上記ストローブ発生回路１０においては、ストローブカ
ウンタ１１により１ラインの印刷時間がストローブ信号
の個数に分割される。また、マルチバイブレータ１２は
端子Ａから入力されるストローブ信号の分割点をトリガ
として起動し、ストローフパルス幅の決定回＃１２０の
コンデンサ（０１〜ＣＮのいずれか一つ）の容量と、サ
ーマルヘッド（図示せず）の温度を検出するサーミスタ
１３の抵抗値Ｒ１に応じて端子ＣｘとＲｘに入力される
信号に基づいた幅のパルス信号を端子Ｑがら出力する。

そして、ストローブカウンタ１１の出力信号と、マルチ
バイプレータ１２の端子Ｑの出力信号とはアンド回路１
４に入力され、その出力が切替回路としてのマルチプレ
クサ（ＭＰＸ＞１５に入力される。ＭＰＸ１５は、例え
ば、第２図のようにブロックに分割されたレジスタの各
ブロック毎にストローブ信号ＳＴＲＯＢＢ１〜Ｎを与え
る。

一方、ストローブパルス幅の決定回路２０においては、
予め測定されたサーマルヘッドのブロック単位の抵抗値
データに基づきサーマルヘッドの出荷時にサーマルヘッ
ドのブロック単位の抵抗値データをオペレーション部２
１よりＲＡＭ２２に格納する。ＣＰＵ２３は、印刷の要
求が発生した時点でＲＡＭ２２よりデータを読出しアド
レス作成部２４によりアドレスを指定されたブロック抵
抗補正レジスタ２５に抵抗補正データをセットする。

また、第５図は蓄熱補正カウンタ・レジスタ２８の動作
を示すタイミングチャートである。第５図に示されるよ
うに、決定回＃１２０においては、アドレス作成部２７
によりアドレスを指定された蓄熱補正カウンタ・レジス
タ２８にストローブカウンタ１１の出力するライントリ
ガＴｒが入力され、前回１ライン印刷をしてから次の１
ライン印刷をするまでの時間をカウントし、カウンタの
値（第５図のＬ，Ｍ，Ｎ）を印刷開始タイミングに同期
してレジスタ２８に格納する。尚、格納されたカウンタ
の値は各ブロックの発熱体の放熱時間を表わしている。

第６図は黒データカウンタ・レジスタ２９の動作を示す
タイミングチャートである。同図に示されるように、黒
データカウンタ・レジスタ２９は、サーマルヘッドへの
転送クロック信号Ｈ　　　とｃｌｏｃｋ 転送データＨ。ＡＴＡとがら黒データをブロック単位に
カウントする。即ち、このカウント値は各ブロックの発
熱する発熱抵抗体の数（ビット数）を表わしている。そ
して、黒データカウンタ・レジスタ２９は２ライン分の
レジスタで構成されており、黒データの転送によりデー
タの遅延を吸収できる。

３０は抵抗補正レジスタ２５の抵抗値データ、蓄熱補正
カウンタ・レジスタ２８の蓄熱量データ、及び黒データ
カウンタ・レジスタ２９の黒データに基づいて、複数の
発熱抵抗体の各ブロックの駆動時間を与えるストローブ
信号のパルス幅を決定する時定数をマルチバイブレータ
に与える時定数決定部である。時定数決定部３０は上記
レジスタ２５，２８．２９のデータをＮビットの出力に
変換する演算部３１と、このＮビット出力に基いて選択
されたボートから信号を出力する出力ポート３２と、こ
の出力ボート３２の出力を抵抗Ｒを通して受けスイッチ
ング制御されるトランジスタＱ１〜ＱＮと、このトラン
ジスタＱ１〜ＱＮに接続されたコンデンサＣ１〜ＣＮと
から構成される。

ここで、第７図は演算部３１の入出力ピット数を示す説
明図であり、この演算部３１は各レジスタからのデータ
値をアドレスとしたテーブルから構成されている。

従って、演算部３１の出力により出力ボート３２を介し
てトランジスタＱ１〜ＱＮのスイッチング制御を行なう
と、トランジスタＱ１〜ＱＮかアクティブになったコン
デンサ０１〜Ｃｉにより、マルチバイブレータ１２の時
定数を増加させることができる。

尚、この時定数七〇は以下の式で記述できる。

Ｎ ここで、Ｔはマルチバイブレータ１２が有する定数、Ｄ
Ｋは演算部３１のＫビットの値Ｏまなは１、ＣＫはＫ番
目のコンデンサの容量、Ｒ１はサーミスタ１３の抵抗値
である。

ここで、第８図は本実施例の制御を示すタイミングチャ
ートである。上記の時定数により決定された出力幅のパ
ルス信号（第８図の可）は、ストローブカウンタ１１の
出力と同期して個々のストローブＳＴＲＯＢＥ１〜Ｎの
幅となる。

以上述べたように、本実施例においては、製造段階で予
め測定されてある複数の発熱抵抗体の各ブロック毎の抵
抗値データと、前回の１ライン印刷からの放熱時間に基
づいて得られる各ブロックの蓄熱量データと、発熱する
発熱抵抗体の各ブロック毎の個数（黒データ数）とに基
づいて、時定数決定部３０が複数の発熱抵抗体の各ブロ
ックに駆動時間を与えるストローブ信号のパルス幅を与
える時定数を決定し、複数の発熱抵抗体に駆動時間を与
えるストローブ信号を出力する。従って、複数の発熱抵
抗体の各ブロックのそれぞれについて、抵抗ばらつき、
蓄熱量、発熱量に基づいて発熱時間が制御され、発熱抵
抗体の温度の均一化により印刷濃度のむらを低減を図る
ことができる。

〔発明の効果〕

以上説明したように、本発明によれは、複数の発熱抵抗
体の各ブロックのそれぞれについて、抵抗ばらつき、蓄
熱量、発熱量に基づいて発熱時間が制御されているので
、発熱抵抗体の温度の均一化を図ることができ、印刷濃
度のむらの小さい良好な品質の印刷を行うことかできる
という効果を有する。

【図面の簡単な説明】

第１図は本発明に係るサーマルヘッドの駆動制御回路の
一実施例を示すブロック図、 第２図は一般的なサーマルヘッドのプロ・ンク図、第３
図は第２図のサーマルヘッドを駆動する時のタイミング
チャート、 第４図は従来の駆動制御回路を示すプロ・ンク図、第５
図は本実施例の蓄熱補正カウンタ・レジスタの動作を示
すタイミングチャート、 第６図は本実施例の黒データカウンタ・レジスタの動作
を示すタイミングチャート、 第７図は本実施例の演算部の入出力ピ・ント数を示す説
明図、 第８図は本実施例のストローブ発生回路の動作を示すタ
イミングチャートである。 １０・・・ストロープ発生回路 １１・・・ストローブカウンタ １２・・・マルチバイブレータ １３・・・サーミスタ １５・・・マルチプレクサ（ＭＰＸ） ２０・・・ストローブパルス幅の決定回路２１・・・オ
ペレーション部 ２２・・・ＲＡＭ ２３・・・ＣＰＵ ２４．２７・・・アドレス作成部 ２５・・・ブロック抵抗補正レジスタ ２８・・・蓄熱補正カウンタ・レジスタ２９・・・黒デ
ータカウンタ・レジスタ３０・・・時定数決定部 ３１・・・演算部 ３２・・・出力ボート Ｑ１〜ＱＮ・・・トランジスタ ０１〜ＣＮ・・・コンデンサ 特許出顧人

Claims (1)

1. 【特許請求の範囲】 サーマルヘッドの複数の発熱抵抗体に駆動開始タイミン
   グを与えるトリガ信号を出力するストローブカウンタと
   、 上記複数の発熱抵抗体の駆動時間を与えるパルス幅を有
   するパルス信号を出力するマルチバイブレータと、 上記駆動開始タイミングと上記駆動時間とを上記複数の
   発熱抵抗体を区分する複数のブロックのそれぞれに対し
   て与えるストローブ信号を出力する切替回路とを有する
   サーマルヘッドの駆動制御回路において、 製造段階で予め測定されてある上記複数の発熱抵抗体の
   ブロック毎の抵抗値データを記憶する抵抗補正レジスタ
   と、 上記ストローブカウンタからのトリガ信号に基づいて前
   回の１ライン印刷をした時から次の印刷までに要する放
   熱時間から上記発熱抵抗体に蓄熱されている蓄熱量デー
   タを計数し、この蓄熱量データを記憶する蓄熱補正カウ
   ンタ・レジスタと、発熱する発熱抵抗体の数を各ブロッ
   ク毎に計数して保持する黒データカウンタ・レジスタと
   、上記抵抗補正レジスタの抵抗値データ、上記蓄熱補正
   カウンタ・レジスタの蓄熱量データ、及び上記黒データ
   カウンタ・レジスタの黒データに基づいて、上記複数の
   発熱抵抗体の各ブロックの駆動時間を与えるストローブ
   信号のパルス幅を決定する時定数を上記マルチバイブレ
   ータに与える時定数決定部とを有することを特徴とする
   サーマルヘッドの駆動制御回路。