JPH03216565A - 入力閾値電圧測定方法 - Google Patents
入力閾値電圧測定方法Info
- Publication number
- JPH03216565A JPH03216565A JP2012380A JP1238090A JPH03216565A JP H03216565 A JPH03216565 A JP H03216565A JP 2012380 A JP2012380 A JP 2012380A JP 1238090 A JP1238090 A JP 1238090A JP H03216565 A JPH03216565 A JP H03216565A
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- JP
- Japan
- Prior art keywords
- input
- semiconductor integrated
- threshold voltage
- integrated circuit
- input threshold
- Prior art date
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
半導体集積回路の実動作の入カ閾値電圧を測定する入力
閾値電圧測定方式に閏し、 半導体集積回路の実使用条件での正確な入カ閾値電圧を
測定することを目的とし、 半導体集積回路に入力信号を供給して該半導体集・積回
路の出力信号を測定し、該半導体集積回路の入力閾値電
圧を測定する入力閾値電圧測定方式において、立上がり
又は立下がりの傾きが異なる複数の入力信号を該半導体
集積回路に供給し、該複数の入力信号夫々に対する該半
導体集積回路の出力信号が変化するまでの遅延時間の差
を求め、該複数の入力信号の傾きの差と該遅延時間の差
とを用いて入力閾値電圧を求めるよう構成する。
閾値電圧測定方式に閏し、 半導体集積回路の実使用条件での正確な入カ閾値電圧を
測定することを目的とし、 半導体集積回路に入力信号を供給して該半導体集・積回
路の出力信号を測定し、該半導体集積回路の入力閾値電
圧を測定する入力閾値電圧測定方式において、立上がり
又は立下がりの傾きが異なる複数の入力信号を該半導体
集積回路に供給し、該複数の入力信号夫々に対する該半
導体集積回路の出力信号が変化するまでの遅延時間の差
を求め、該複数の入力信号の傾きの差と該遅延時間の差
とを用いて入力閾値電圧を求めるよう構成する。
本発明は入力閾値電圧測定方式に関し、半導体集積回路
の実動作の入力閾値電圧を測定する入力閾値電圧測定方
式に関する。
の実動作の入力閾値電圧を測定する入力閾値電圧測定方
式に関する。
従来、第５図に示す如く、被測定回路としての半導体集
積回路１０をテスタ１１に接続して半導体集積回路１０
の入力閾値電圧を測定している。
積回路１０をテスタ１１に接続して半導体集積回路１０
の入力閾値電圧を測定している。
例えばハイレベルの入力閾値の場合、テスタ１１より半
導体集積回路１０に供給する入力信号のしレベルの電圧
ＶｉＬを固定してＨレベルの電圧Ｖｉｆｌ１とし、以下
順次Ｈレベルの電圧がＶｉＨ２・・・ｖｉＨｎと異なる
信号を供給し、半導体集積回路１０の出力信号をテスタ
１１で期持値と比較して一致したときに試験を終了し、
そのときの入力信号の電圧を半導体集積回路１０のハイ
レベルの入力閾値としている。
導体集積回路１０に供給する入力信号のしレベルの電圧
ＶｉＬを固定してＨレベルの電圧Ｖｉｆｌ１とし、以下
順次Ｈレベルの電圧がＶｉＨ２・・・ｖｉＨｎと異なる
信号を供給し、半導体集積回路１０の出力信号をテスタ
１１で期持値と比較して一致したときに試験を終了し、
そのときの入力信号の電圧を半導体集積回路１０のハイ
レベルの入力閾値としている。
従来の測定方法では半導体集積回路１０の入力閾値は静
的な値であり、実使用条件での動的な値とは異なってし
まうという問題があった。また入力信号にノイズ等が重
畳すると測定誤差が大きくなり正確な入力鋼値を求める
ことができないという問題があった。
的な値であり、実使用条件での動的な値とは異なってし
まうという問題があった。また入力信号にノイズ等が重
畳すると測定誤差が大きくなり正確な入力鋼値を求める
ことができないという問題があった。
本発明は上記の点に鑑みなされたもので、半導体集積回
路１０の実使用条件での正確な入力閾値を測定する入力
閾値測定方式を提供することを目的とする。
路１０の実使用条件での正確な入力閾値を測定する入力
閾値測定方式を提供することを目的とする。
（：！Ｒ題を解決するための手段〕
本発明の入力閾値電圧測定方式は、
半導体集積回路に入力信号を供給して半導体集積回路の
出力信号を測定し、半導体集積回路の入力閾値電圧を測
定する入カ閾値電圧測定方式において、 立上がり又は立下がりの傾きが異なる複数の入力信号を
半導体集積回路に供給し、 複数の入力信号夫々に対する半導体集積回路の出力信号
が変化するまでの遅延時間の差を求め、複数の入力信号
の傾きの差と該遅延時間の差とを用いて入力閾値電圧を
求める。
出力信号を測定し、半導体集積回路の入力閾値電圧を測
定する入カ閾値電圧測定方式において、 立上がり又は立下がりの傾きが異なる複数の入力信号を
半導体集積回路に供給し、 複数の入力信号夫々に対する半導体集積回路の出力信号
が変化するまでの遅延時間の差を求め、複数の入力信号
の傾きの差と該遅延時間の差とを用いて入力閾値電圧を
求める。
（作用）
本発明においては、入力信号の立上がり又は立下がりの
傾きの差と遅延時間との差から入力閾値電圧を求める。
傾きの差と遅延時間との差から入力閾値電圧を求める。
つまり傾きを持った動的な入力信号で入力ｖＡｌａＮ圧
を求めるため、実使用条件での動的な入力閾値電圧を求
めることができ、また入力信号にノイズが重畳した場合
の誤差が従来の静的な入力閾値の測定よりも小さくなる
。
を求めるため、実使用条件での動的な入力閾値電圧を求
めることができ、また入力信号にノイズが重畳した場合
の誤差が従来の静的な入力閾値の測定よりも小さくなる
。
第３図は本発明方式を適用した試験構成のブロック図を
示す。
示す。
同図中、該試験回路としての半導体集積回路２０の入力
、出力夫々の端子はテスタ２１のビンエレクトロニクス
回路２２に接続されている。
、出力夫々の端子はテスタ２１のビンエレクトロニクス
回路２２に接続されている。
テスタ２１内の制御部２３はメモリ２４に格納されてい
る制御プログラムを実行し、ビンエレクトロニクス回路
２２の動作制御を行なうと共に、テストメモリ２５から
テストデータ及び比較パターンデータを読出してビンエ
レクトロニクス回路２２に供給する。
る制御プログラムを実行し、ビンエレクトロニクス回路
２２の動作制御を行なうと共に、テストメモリ２５から
テストデータ及び比較パターンデータを読出してビンエ
レクトロニクス回路２２に供給する。
ビンエレクトロニクス回路２２は第４図に示す構成であ
る。端子３０ａに供給されるテストメモリ２５よりのテ
ストデータはドライブパターンレジスタ３２に格納され
て波形合成回路３３に供給される。クロック選択回路３
５は制御部２３より端子３１ａを介して供給される信号
に応じてクロックを選択して波形合成回路３３に供給し
、波形モード選択回路３６は制御部２３より端子３ｌｂ
を介して供給される信号に応じてＮＲＺ波形，Ｒ２波形
等の波形モードを選択して波形合成回路３３に供給し、
波形合成回路３３はこれらの信号に基づいて波形合成を
行ない出力バッフ７３４に供給する。出力バッファ３４
にはＩＩＩＪｗ部２３より端子３１ｃ．３１ｄ，３１ｅ
夫々を介しＴＩ／０制御信号、ハイレベル指示電圧■ｉ
Ｈ，ローレベル指示電圧ＶｉＯが供給され、出力バッフ
ァ３４にこれらに従った電圧の入力信号を生成して端子
３７より半導体集積回路２０に供給する。
る。端子３０ａに供給されるテストメモリ２５よりのテ
ストデータはドライブパターンレジスタ３２に格納され
て波形合成回路３３に供給される。クロック選択回路３
５は制御部２３より端子３１ａを介して供給される信号
に応じてクロックを選択して波形合成回路３３に供給し
、波形モード選択回路３６は制御部２３より端子３ｌｂ
を介して供給される信号に応じてＮＲＺ波形，Ｒ２波形
等の波形モードを選択して波形合成回路３３に供給し、
波形合成回路３３はこれらの信号に基づいて波形合成を
行ない出力バッフ７３４に供給する。出力バッファ３４
にはＩＩＩＪｗ部２３より端子３１ｃ．３１ｄ，３１ｅ
夫々を介しＴＩ／０制御信号、ハイレベル指示電圧■ｉ
Ｈ，ローレベル指示電圧ＶｉＯが供給され、出力バッフ
ァ３４にこれらに従った電圧の入力信号を生成して端子
３７より半導体集積回路２０に供給する。
また、端子４０に入来する半導体集積回路２０の出力信
号はバツファ４１を介してコンパレータ４２，４３に供
給され、ここで制御部２３より端子３１ｆ，３１０を介
して供給されるハイレベル閾値電圧ＶＯＨ，ローレベル
閾値電圧ｖＯ［と比較された後、パターン比較回路４４
に供給される。パターン比較回路４４にはテストメモリ
２５より端子３０ｂを介して供給される比較パターンデ
ータを格納した比較パターンレジスタ４５より比較パタ
ーンデータが供給されており、パターン比較回路４４は
出力信号パターンをこの比較パターンデータと比較して
その比較結果を端子４６からｉｌｌ御部２３に供給する
。
号はバツファ４１を介してコンパレータ４２，４３に供
給され、ここで制御部２３より端子３１ｆ，３１０を介
して供給されるハイレベル閾値電圧ＶＯＨ，ローレベル
閾値電圧ｖＯ［と比較された後、パターン比較回路４４
に供給される。パターン比較回路４４にはテストメモリ
２５より端子３０ｂを介して供給される比較パターンデ
ータを格納した比較パターンレジスタ４５より比較パタ
ーンデータが供給されており、パターン比較回路４４は
出力信号パターンをこの比較パターンデータと比較して
その比較結果を端子４６からｉｌｌ御部２３に供給する
。
本発明においては、テスタ２１は第１図（Ａ），（Ｃ）
夫々に示す如く、傾きの異なる２種類の入力信号ａｔ
，ａ２を生成して別々に半導体集積回路２０に供給する
。この２種類の入力信号のＬレベル、Ｈレベル間の電圧
ＶＨは互いに同一である。
夫々に示す如く、傾きの異なる２種類の入力信号ａｔ
，ａ２を生成して別々に半導体集積回路２０に供給する
。この２種類の入力信号のＬレベル、Ｈレベル間の電圧
ＶＨは互いに同一である。
この第１図（Ａ）．（Ｃ）夫々の入力信号ａｆｔａ２に
対して半導体集積回路２０より第１図（Ｂ）．（Ｄ）夫
々に示す出力信号が得られる。
対して半導体集積回路２０より第１図（Ｂ）．（Ｄ）夫
々に示す出力信号が得られる。
テスタ２１は第１図（Ａ）の入力信号ａ１の立がり開始
時点１．から第１図（Ｂ）の出力信号の立下がり検出時
点ｔ１までの遅延時間１１ −１０と第１図（Ｃ）の入
力信号ａ２の立上がり開始時点ｔ２から第１図（Ｄ）の
出力信号の立下がり検出時点ｔ３までの遅延時間ｔ３−
ｔ２との差△ｔを求める。また、第１図（Ａ）．（Ｃ）
夫々の立上がり時間Ｔ＋ ．Ｔ２夫々は既知であるから
次式により入力閾値電圧ｖｉＨＴＨを求める。
時点１．から第１図（Ｂ）の出力信号の立下がり検出時
点ｔ１までの遅延時間１１ −１０と第１図（Ｃ）の入
力信号ａ２の立上がり開始時点ｔ２から第１図（Ｄ）の
出力信号の立下がり検出時点ｔ３までの遅延時間ｔ３−
ｔ２との差△ｔを求める。また、第１図（Ａ）．（Ｃ）
夫々の立上がり時間Ｔ＋ ．Ｔ２夫々は既知であるから
次式により入力閾値電圧ｖｉＨＴＨを求める。
ＶｉＨＴＨ＝Δｔ ｘＶＨ ／ （Ｔｔ −Ｔ２ ）
（１）この式でＴ＋−Ｔ２は入力信号ａ＋ ，８
２夫々の傾きの差から生じる。
（１）この式でＴ＋−Ｔ２は入力信号ａ＋ ，８
２夫々の傾きの差から生じる。
（１）式を説明するために、第１図（Ａ＞．（Ｃ）夫々
の入力信号ａｔ ，ａ２の時点ｔｌ ，ｔ３をそろえる
と第１図（Ａ）．（Ｃ）の入力信号ａ＋，ａ２の立上が
りは第２図に示す如くなる。ここでｄ＋ ，６２夫々は
入力信号ａ＋ ．ａＺ夫々が立上がり開始から閾値電圧
Ｖｉ旧１１となるまでの時問であり、次式の関係が成立
する。
の入力信号ａｔ ，ａ２の時点ｔｌ ，ｔ３をそろえる
と第１図（Ａ）．（Ｃ）の入力信号ａ＋，ａ２の立上が
りは第２図に示す如くなる。ここでｄ＋ ，６２夫々は
入力信号ａ＋ ．ａＺ夫々が立上がり開始から閾値電圧
Ｖｉ旧１１となるまでの時問であり、次式の関係が成立
する。
ＶＨ ／ Ｔ ＋ ＝ Ｖ ｉＨＴＨ／ ｄ ＋ＶＨ／
Ｔ２＝Ｖｉ旧Ｈ／ｄｚ ｄ＋ −ｄ２ ＝Δｔ このため△ｔ ＝ （Ｔ＋ −Ｔ２ ） ・ＶｉｌｌＴ
ｌｌ／Ｖｌｌこれによって（１）式が導びかれる。
Ｔ２＝Ｖｉ旧Ｈ／ｄｚ ｄ＋ −ｄ２ ＝Δｔ このため△ｔ ＝ （Ｔ＋ −Ｔ２ ） ・ＶｉｌｌＴ
ｌｌ／Ｖｌｌこれによって（１）式が導びかれる。
このように、（１）式を用いて入力信号ａＨ ， ａｚ
の立上がりの傾きの差と遅延時間との差から入力閾値電
圧を求める。つまり傾きを持った動的な入力閾値電圧を
求めるため、実使用条件での動的な入力閾値電圧を求め
ることができる。また、入力信号の立上がりは所定の傾
きがあるため、従来の如くＨレベルの電圧が固定の入力
信号に比して、入力信号にノイズが重畳しても測定誤差
が小さくなる。
の立上がりの傾きの差と遅延時間との差から入力閾値電
圧を求める。つまり傾きを持った動的な入力閾値電圧を
求めるため、実使用条件での動的な入力閾値電圧を求め
ることができる。また、入力信号の立上がりは所定の傾
きがあるため、従来の如くＨレベルの電圧が固定の入力
信号に比して、入力信号にノイズが重畳しても測定誤差
が小さくなる。
なお、上記実施例ではハイレベルの入力同値電圧の測定
を例として説明したが、これはローレベルの入力閾値の
測定でも同様であり、上記実施例に限定されない。
を例として説明したが、これはローレベルの入力閾値の
測定でも同様であり、上記実施例に限定されない。
上述の如く、本発明の入力同値電圧測定方式によれば、
半導体集積回路の実使用条件での動的な入力閾値電圧を
正確に測定でき、ノイズによる影響が小さくて済み、実
用上きわめて有用である。
半導体集積回路の実使用条件での動的な入力閾値電圧を
正確に測定でき、ノイズによる影響が小さくて済み、実
用上きわめて有用である。
第１図は本発明方式を説明するための入出力信号波形図
、 第２図は本発明方式の原理を説明するための図、第３図
は本発明方式を適用した試験機構のブロック図、 第４図はビンエレクトロニクス回路のブロック図、 第５図は従来の試験機構のブロック図である。 図において、 ２０は半導体集積回路、 ２１はテスタ、 ２２はビンエレクトロニクス回路、 ２３はＩＩＪｗ部、 ２４はメモリ、 ２５はテストメモリ を示す。
、 第２図は本発明方式の原理を説明するための図、第３図
は本発明方式を適用した試験機構のブロック図、 第４図はビンエレクトロニクス回路のブロック図、 第５図は従来の試験機構のブロック図である。 図において、 ２０は半導体集積回路、 ２１はテスタ、 ２２はビンエレクトロニクス回路、 ２３はＩＩＪｗ部、 ２４はメモリ、 ２５はテストメモリ を示す。
Claims (1)
- 【特許請求の範囲】 半導体集積回路（２０）に入力信号を供給して該半導体
集積回路（２０）の出力信号を測定し、該半導体集積回
路（２０）の入力閾値電圧を測定する入力閾値電圧測定
方式において、 立上がり又は立下がりの傾きが異なる複数の入力信号を
該半導体集積回路（２０）に供給し、該複数の入力信号
夫々に対する該半導体集積回路（２０）の出力信号が変
化するまでの遅延時間の差を求め、 該複数の入力信号の傾きの差と該遅延時間の差とを用い
て入力閾値電圧を求めることを特徴とする入力閾値電圧
測定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012380A JPH07111454B2 (ja) | 1990-01-22 | 1990-01-22 | 入力閾値電圧測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012380A JPH07111454B2 (ja) | 1990-01-22 | 1990-01-22 | 入力閾値電圧測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216565A true JPH03216565A (ja) | 1991-09-24 |
| JPH07111454B2 JPH07111454B2 (ja) | 1995-11-29 |
Family
ID=11803669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012380A Expired - Fee Related JPH07111454B2 (ja) | 1990-01-22 | 1990-01-22 | 入力閾値電圧測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111454B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008102060A (ja) * | 2006-10-20 | 2008-05-01 | Yokogawa Electric Corp | 半導体試験装置のタイミング校正回路及びタイミング校正方法 |
| US7482817B2 (en) * | 2005-09-22 | 2009-01-27 | Verigy (Singapore) Pte. Ltd. | Method and an apparatus for measuring the input threshold level of device under test |
-
1990
- 1990-01-22 JP JP2012380A patent/JPH07111454B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482817B2 (en) * | 2005-09-22 | 2009-01-27 | Verigy (Singapore) Pte. Ltd. | Method and an apparatus for measuring the input threshold level of device under test |
| JP2008102060A (ja) * | 2006-10-20 | 2008-05-01 | Yokogawa Electric Corp | 半導体試験装置のタイミング校正回路及びタイミング校正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111454B2 (ja) | 1995-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |