JPH03216726A - バレルシフタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はレベルの判別が容易な一進符号を出力すること
ができ、かつセルアレイの面積の増大を最小限に押さえ
たバレルシフタに関する。

（従来の技術） 近年、一進符号系列からなるデータを並列入力し、所望
のビット数だけ自在にシフトした後並列出力するバレル
シフタがＬＳＩの演算器に利用されるようになってきた
。

第４図に従来のｉ（１≦ｉ．ｉは整数）段のバレルシフ
タのセルアレイ部のブロック図を示す．図示のように、
ｉ段のバレルシフタは、一進符号系列Ｄ１、Ｄ２、・・
・から形成される入力データのビットごとに多数並列配
置され、対応するビットの一進符号及び該符号に対し所
定のビット数だけ異なる一進符号を入力し、後述するよ
うに一方の一進符号のみを選択し出力するセレクタ１が
ｉ段直列に接続されて構成される。

即ち、第ｍ（１≦ｍ≦ｉ）段のセレクタｌには、第ｍ段
用のｋ（１≦ｋ，ｋは任意の整数）ビットシフトコント
ロール信号の入力ラインと、該信号を図示しないインバ
ータで反転した反転ｋビットシフトコントロール信号の
入力ラインと、図において真上に位置する第ｍ＋１段の
セレクタ１から基準符号を基準となる一進符号として入
力するラインと、上記第ｍ＋１段のセレクタ１に対し図
において右方へｋ番目のセレクタ１からｋビットシフト
符号を上記基準符号に対しｋビット異なる一進符号とし
て入力するラインが接続される。

また、上記第ｍ段のセレクタ１には該セレクタ１から、
図において真下に位置する第ｍ−１段のセレクタ１へ一
進符号を出力するラインと、上記第ｍ−１段のセレクタ
１に対し図において左方へｊ（１≦ｊ．ｊは任意の整数
）番目のセレクタ１へ一進符号を出力するラインが接続
される。

なお、図において最上段である第ｉ段の各セレクタ１に
は、入力データを形成する一進符号系列Ｄ１、Ｄ２、・
・・からそれぞれ対応する一進符号を基準符号として入
力するラインと、上記基準符号に対しｎビット異なる一
進符号をｎビットシフト符号として入力するラインが接
続される。

また、最下段である第１段の各セレクタｌには出力デー
タを形成する一進符号系列ＯＵＴＩ、ＯＵＴ２、・・・
のそれぞれ対応する一進符号を出力するラインが接続さ
れる。

ここで、第ｍ段のセレクタ１は第５図に楕成を示すよう
に、２つのＮチャンネルＭＯＳ型ＦＥＴトランジスタ（
以下Ｎｃｈと呼ぶ。）２、３を並列に接続したトランス
ファゲートからなる。

即ち、ｋビットシフト符号のラインがソース側に接続す
るＮｃｈ２のゲート側にはｋビットシフトコントロール
信号のラインが接続される。また、基準符号のラインが
ソース側に接続する他方のＮｃｈ３のゲート側にはｋビ
ットシフトコントロール信号を反転した信号のラインが
接続される．上記楕成のセレクタ１では、ｋビットシフ
トコントロール信号が゜“Ｈ　ｌ＋レベル（正電位）の
場合この信号を入力するＮｃｈ２のソース側とドレイン
側が導通し、ｋビットシフト符号が出力される．また、
ｋビットシフトコントロール信号が゜“Ｌ”レベル（零
電位）の場合上記信号を反転した信号は゛Ｈ”レベルで
あるので上記反転信号を入力するＮｃｈ３が同様に導通
し、基準符号が出力される。

即ち、セレクタ１は、ｋビットシフトコントロール信号
による制御に基づき、ｋビットシフト符号あるいは基準
符号を選択し出力する．第４図に戻って、上記動作を行
うセレクタ１をｉ段重ねたバレルシフタにおいて、最上
段である第ｉ段の各セレクタ１は、一進符号系列Ｄ１、
Ｄ２、・・・からそれぞれ対応する基準符号及び該符号
に対しｎビット異なるｎビットシフト符号を入力する。

即ち、上記第ｉ段のセレクタ１群は一進符号系列Ｄ１、
Ｄ２、・・・から形成される入力データを基準データと
して、この基準データ及び該データに対しｎビットシフ
トしなｎビットシフトデータを入力する． 次いで、上記の第ｉ段の各セレクタ１は上述したように
ｎビットシフトコントロール信号による制御に基づき、
上記基準符号及び上記ｎビットシフト符号から一方の一
進符号を選択する。

即ち、上記第ｉ段のセレクタ１群は同一のｎビットシフ
トコントロール信号を入力するので、上記基準データあ
るいは上記ｎビットシフトデータの一方を選択する。

次いで、上記第ｉ段の各セレクタ１は図において真下に
位置する第ｉ−１段のセレクタ１、及び該セレクタ１に
対し図において左方へｈ（１≦ｈ、ｈは任意の整数》番
目のセレクタ１へ上記選択された一進符号を出力する． 換言すれば、第ｉ−１段のセレクタ１は図において真上
の第ｉ段のセレクタ１で選択出力された一進符号を新た
な基準符号として入力し、かつ上記第ｉ段のセレクタｌ
に対し図において右方へｈ番目のセレクタｌから出力さ
れる一進符号を、該符号は上記基準符号に対しｈビット
異なるので、ｈビットシフト符号として入力する。

つまり、上記第ｉ段のセレクタ１群は、上記選択したデ
ータを新たな基準データとして、この基準データ及び該
データに対しｈビットシフトしたｈビットシフトデータ
を第ｉ−１段のセレクタ１群へ出力する。

このように各段のセレクタ１は、ｋビットシフトコント
ロール信号による制御に基づき、入力される基準符号あ
るいはｋビットシフト符号から一方を選択し、選択した
一進符号を下段の異なる２つのセレクタへ新たな基準符
号あるいはｊビットシフト符号として出力する。

換言すれば、各段のセレクタ１群は、基準データ及び該
データに対し任意のビット数だけシフトされたシフトデ
ータから一方のデータを選択し、この選択したデータ及
び該データに対し任意のビット数だけシフトしたシフト
データを順次下方の段へ出力する。

そして、最下段の各セレクタ１は該セレクタ１で選択し
た一進符号を出力符号として出力する。

この出力符号からなる一進符号系列ＯＵＴＩ、ＯＵＴ２
、・・・は出力データを形成する．この出力データは一
進符号系列Ｄ１、Ｄ２，・・・から形成される入力デー
タに対し各段のセレクタ１群でシフトされたビット数を
合算した総ビット数に相当するシフトがなされたものと
なる。

従って、Ｎｃｈのトランスファゲートからなるセレクタ
がマトリックス状に整然と配置されたバレルシフタを用
いることにより、コンパクトでかつ所望のビット数のシ
フトを設定可能なシフタを得ることができる． なお、第６図に示すように、第５図に示すトランスファ
ゲートのＮｃｈ２、３のそれぞれにＰチャンネルＭＯＳ
型ＦＥＴ｝ランジスタ（以下Ｐｃｈと呼ぶ。）４、５を
抱き合わせにし、Ｎｃｈ及びＰｃｈを並列に接続してな
る回路６、７を更に並列接続したパストランジスタをセ
レクタとして用いても良い。

この場合、パストランジスタはバックゲート効果の生じ
ないＰｃｈを有するので、セレクタ１に入力する一進符
号が゜“Ｈ”レベルである場合、この一進符号をより高
速かつ確実に伝播することができる． ところが、上記のトランスファーゲートあるいはパスト
ランジスタを用いたセレクタからなるバレルシフタでは
、入力データのビット数が増し、また要求されるシフト
のビット数が大きくなるにつれてセレクタの直列段数が
増大することになる。

すると、セレクタを構成するトランジスタが持つ内部抵
抗及び内部静電容量の影響が大きくなり、最終段のセレ
クタから出力される一進符号の歪みが激しくなってしま
い、バレルシフタの動作速度に多大な影響を与える。

ここで、出力符号の歪みの理由を第７図（ａ）及び第７
図（ｂ）を用いて詳細に説明する。

第７図（ａ）は第６図に示されるパストランジスタから
なるセレクタをバレルシフタに使用した場合のシフトデ
ータの伝播経路を示した説明図であり、図のようにセレ
クタを楕成する２つの回路６、７の一方を多段に直列接
続した回路で表現される。

図示するように、セレクタの直列接続回路はシフトコン
トロール信号のラインＳ１、Ｓ２、・・・と、該信号に
対し反転した信号のラインＩＳＩ、■Ｓ２、・・・と、
入力する一進符号Ｄ１と、出力する一進符号ＯＵＴ１を
Ｐｃｈ及びＮｃｈに接続して示される。

上記セレクタの直列接続回路をトランジスタの内部抵抗
、内部静電容量、及び配線容量に注目した回路で示すと
、第７図（ｂ）に示すようにＲＣ回路を直列に接続した
回路になる。

即ち、セレクタの直列段数が増すとＲＣ回路による遅延
時間が増大し出力符号ＯＵＴＩの符号歪みが激しくなり
、要求する符号のレベルが得られるまでの時間《バレル
シフタの動作速度）が増大してしまう。

そこで、トランジスタのサイズの最適化を行い遅延時問
を少なくしようとする試みがなされてきた。しかしなが
ら、例えば゜“Ｈ”のレベルを高速に伝搬させるにはＰ
ｃｈのトランジスタのサイズをある程度大きくする必要
があり、これは最適化されていると言えどもシフタ全体
から見れば面積の増加となる． また、セレクタの各段を伝播する一進符号の歪みを避け
るため、第８図に示すように直列段の中途にドライバ８
の列を例えば２段挿入し、上記一進符号の波形整形を行
う方式が考えられる。

しかし、この方式を用いた場合、バレルシフタのセルア
レイ部においてドライバ８の段の設置面積分が確実に増
加するので現実的ではない。

（発明が解決しようとする課題） 上記の如く、バレルシフタから出力される一進符号はセ
レクタの直列段の増加に伴い、トランジスタが持つ内部
抵抗及び内部静電容量に起因する符号歪みを受け、要求
する出力符号のレベルが出にくくなるという問題があっ
た。

そして上記問題を解決する為セレクタのトランジスタの
サイズが増加してしまい，バレルシフタ全体として面積
が増加してしまうという問題があった。

また、バレルシフタの直列段の中途段にドライバを配し
出力される一進符号を波形整形することが考えられるが
、ドライバの設置面積分だけバレルシフタは大きくなっ
てしまうという問題がある．そこで、本発明は上記従来
技術の問題点を解消するもので、その目自勺とするとこ
ろは、セレクタの直列段数が増加した場合においても、
レベルを判別するのが容易な一進符号を出力することが
でき、かつセルアレイの面積の増加を最小限に押さえた
バレルシフタを提供することである。

［発明の楕成コ （課題を解決するための手段） 上記課題を解決するための本発明は、一進符号系列から
なる基準データを所定のビット数シフトする配線網と、
該配線網で得られるシフトデータ及び前記基準データを
入力し、入力されたデータの一方を選択し新たな基準デ
ータとして出力するデータ選択回路とを備えたシフト選
択部を複数直列接続し、前記シフト選択部の各段ごとで
入力される基準データをシフトするか否かの選択を行い
、入力データに対し所定のビ・ノト数シフトされたデー
タを最下段のシフト選択部から並列出力するバレルシフ
タにおいて、少なくとも１段のシフト選択部のデータ選
択回路は，前記基準データ及び前記シフトデータの同一
ビットの一進符号から一方の一進符号を選択し、この選
択された一進符号をドライブし、所定の電位を有する一
進符号を出力するクロックドインバータを前記基準デー
タのビットごとに多数配置したことを特徴とする。

（作用） 本発明のバレルシフタでは、シフト選択部が基準データ
として入力したデータを配線網で所定のビット数シフト
してシフトデータを得、このシフトデータ及び基準デー
タから一方のデータを選択し、この選択されたデータを
新たな基準データとして出力する。

そして、上記のシフト選択部を複数直列接続し、各段ご
とのシフト選択部に基準データが入力され、この基準デ
ータあるいは該データに対し所定のビット数シフトした
シフトデータが出力される。

即ち、シフト選択部の各段ごとで独立に入力デタをシフ
トするか否かの選択が行われ、所望のビット数シフトさ
れたデータが最下段のデータシフト部から並列出力され
る。

ここで、上記のシフト選択部を伝播するデータを形成す
る一進符号はデータ選択回路を構成するトランジスタの
内部抵抗及び内部静電容量により符号歪みを生じ、上記
一進符号が゛゜Ｈ′゛レベルであるか゛Ｌ゜゜レベルで
あるかの判別が困難になる．そこで、複数直列接続され
たシフト選択部の中途段で、クロックトインバータが上
記基準データ及び上記シフトデータの同一ビットの一進
符号から一方の一進符号を選択し、この選択された一進
符号を出力すると共に、この一進符号をドライブして波
形整形し、一進符号の符号歪みを正す。

従って、上記のクロツクドインバー夕を用いることによ
り、伝播する一進符号を波形整形するための特別な領域
を設ける必要がない。

（実施例》 以下本発明の実施例を図面を参照して説明する。

第１図は一実施例に係わるｉ段のバレルシフタのセルア
レイ部のブロック図である。

図示するように、本実施例のｉ段のバレルシフタは、第
４図に示した従来のバレルシフタに対し、第２段のセレ
クタ１をクロックドインバータ９に置き換え、他の全て
の段のセレクタ１をパストランジスタから構成されるセ
レクタ１０に置き換えたものである。

第２図に上記クロックドインバータ９の回路図を示す。

図示するように、クロックドインバータ９はＮｃｈｌｌ
のソース側とＮｃｈｌ２のドレイン側を接続してなるＮ
ｃｈ接続体のソース側を、同じくＰｃ　ｈ　１　３のソ
ース側とＰｃｈｌ４のドレイン側を接続してなるＰｃｈ
接続体のドレイン側に直列接続し、接続点Ｐ１を共有す
るＰＮ接続体１５、１６を設け、このＰＮ接続体１５、
１６を並列接続して構成される。そして、ＰＮ接続体１
５、１６のＮｃｈｌｌ端は接地され、Ｐｃｈｌ４端は電
源に接続される。

ここで、ＰＮ接続体１５のＮｃｈｌ２及びＰｃｈｌ３の
ゲート側には基準符号のラインが接続され、ＰＮ接続休
１６のＮｃｈｌ２及びＰｃｈｌ３のゲート側には２ビッ
トシフト符号のラインが接続される。

また、ＰＮ接続体１５のＮｃｈｌｌのゲート側及びＰＮ
接続体１６のＰｃｈｌ４のゲート側には反転２ビットシ
フトコントロール信号のラインが接続され、ＰＮ接続体
１５のＰｃｈｌ４のゲート側及びＰＮ接続体１６のＮｃ
ｈｌｌのゲート側には２ビットシフトコントロール信号
のラインが接続される。

さらに、新たな基準符号となる出力符号はＰＮ接続体１
５、１６のそれぞれの接続点Ｐ１から取り出される。

以上の構成において、第３図を用いてクロツクドインバ
ー夕の動作を説明する。

図示するように２ビットシフトコントロール信号が゛Ｈ
゛レベル（正電位）の場合、反転２ビツトシフトコント
ロール信号は゛Ｌ″“レベル（零電位）であり、ＰＮ接
続体１５のＮｃｈｌｌ及びＰｃｈｌ４は非導通になり、
ＰＮ接続体１５からの出力符号は定まらない。

一方、ＰＮ接続体１６のＮｃｈｌｌ及びＰｃｈ１４は導
通する．それで、２ビットシフト符号が゛Ｈ゜“レベル
であるとき、ＰＮ接続体１６のＮｃｈｌ２は導通し、Ｐ
ｃｈｌ３は非導通になる。即ち、ＰＮ接続体１６の接続
点Ｐ１は接地電位（零電位）になり、出力符号は“Ｌ”
レベルになる。

また、２ビットシフト符号が゛Ｌ“゜レベルであるとき
、ＰＮ接続体１６のＮｃｈｌ２は非導通になり、Ｐｃｈ
ｌ３は導通する．即ち、ＰＮ接続体１６の接続点Ｐ１は
電源電位になり、出力符号は“Ｈ”レベルになる。

次に、２ビ・ノトシフトコントロール信号が“゜Ｌ゛レ
ベルの場合、反転２ビットシフトコントロール信号は“
Ｈ”レベルであり、ＰＮ接続体１６のＮｃｈｌｌ及びＰ
ｃｈｌ４は非導通になり、ＰＮ接続体１６からの出力符
号は定まらない．一方、ＰＮ接続体１５のＮｃｈｌｌ及
びＰｃｈ１４は導通する。それで、基準符号が゜゛Ｈ゛
レベルであるとき、ＰＮ接続体１５のＮｃｈｌ２は導通
し、Ｐｃｈｌ３は非導通になる。即ち、ＰＮ接続体１５
の接続点Ｐ１は接地電位（零電位）になり、出力符号は
゜“Ｌ”レベルになる。また、基準符号が“Ｌ”レベル
であるとき、ＰＮ接続体１６のＮｃｈｌ２は非導通にな
り、，Ｐｃｈｌ３は導通する。即ち、ＰＮ接続体１５の
接続点Ｐ１は電源電位になり、出力符号は゛゜Ｈ゛レベ
ルになる。

つまり、夕ロックドインバー夕では、２ビットシフトコ
ントロール信号が゜゜Ｈ″レベルの場合、２ビットシフ
ト符号のレベルを反転した出力符号が得られる。また、
２ビットシフトコントロール信号が゜゛Ｌ゛レベルの場
合、基準符号のレベルを反転した出力符号が得られる。

しかも、得られる出力符号はレベルに応じて電源電圧に
等しい電位（”Ｈ”レベルに相当する。》あるいは零電
位（゛″Ｌ゛レベルに相当する。）を有する。

換言すれば、クロックドインバータは第５図あるいは第
６図に示した従来のセレクタ１と同様に２ビットシフト
コントロール信号による制御に基づき、２ビットシフト
符号あるいは基準符号を選択し出力する機能を有する．
更に、クロックドインバータは出力符号を入力符号に対
し反転させるインバート機能のみならず、出力符号を電
源電圧に等しい電位あるいは零電位に定めるドライブ機
能を有する。

それで、上記クロックドインバータ９を第２段目に備え
た本実施例のバレルシフタでは、第４図に示した従来の
バレルシフタと同様に、一進符号系列Ｄ１、Ｄ２、・・
・から形成される入力データは各段のセレクタ１０ある
いはクロツクドインバタ９において、シフトコントロー
ル信号が゛Ｈ゜゛レベルである場合任意のビット数だけ
シフトされる。また、シフトコントロール信号が゛Ｌ″
レベルである場合上記入力データはシフトされることな
く下方の段へ素送りされる。そして、最下段である第１
段目のセレクタ１０は出力符号系列ＯＵＴ１、ＯＵＴ２
、・・・を形成する各一進符号を出力データとして出力
する。

ここで、第ｉ段から第３段へ伝播する一進符号は、セレ
クタ１０を構成するＮｃｈ及びＰｃｈが持つ内部抵抗及
び内部静電容量により各段ごとで符号歪みを生ずる。こ
の符号歪みは、第２段のクロックドインバータ９のドラ
イブ機能により正され、電源電圧に等しい電位あるいは
零電位のレベルを有する一進符号として第１段目のバス
トランジスタへ伝播される。

従って、本実施例のｉ段のバレルシフタは第２段目に，
伝播する一進符号を電源電圧に等しい電位あるいは零電
位に定めるクロックドインバータを備えたので、本実施
例のバレルシフタからの出力符号系列ＯＵＴＩ、ＯＵＴ
２、・・・は第１段目のセレクタ１０において符号歪み
を若干受けるのみである。それで、本実施例のバレルシ
フタから出力される一進符号系列ＯＵＴＩ、ＯＵＴ２、
・・・からなるデータは要求される符号レベルが得易く
なり、これは即ちバレルシフタの動作速度が改善される
ことを意味する。

また、上記クロックドインバータ９は従来のセレクタ１
と同様に、入力する複数の一進符号から一方の一進符号
を選択し出力するので、従来のセレクタ１に置き換えて
用いることができ、バレルシフタのセルアレイ部の面積
の増加を最小限に押さえることができる。

以上のバレルシフタでは、第２段目にクロツクドインバ
ータ９を備えたが、出力される一進符号のレベルを判別
することが可能であれば良いので、第２段目に限ること
なく、下方の段であれば良い．また、セレクタ１０の直
列段数が増えた場合、クロックドインバータ９を構成す
るＮｃｈｌ２及びＰｃｈｌ３のゲート側に入力する一進
符号が符号歪みを受け、レベルの判別ができなくなり、
クロツクドインバー夕が誤動作をする恐れがあるので、
レベルの判別ができる程度の段数、例えば８段ごとにク
ロソクドインバータ９を設けても良い。

この場合、クロゾクドインバータ９の総段数を偶数にす
れば、バレルシフタからの出力符号は反転することがな
いので、他の回路内でインバー夕などを設ける必要がな
い。

さらに、本実施例のバレルシフタではパストランジスタ
から楕或されるセレクタ１０を多段に重ね、複数の一進
符号から希望の一進符号を選択するようにしたが、必ず
しもパストランジスタでなくてもよく、従来例と同様に
バレルシフタのセルアレイ部を小さくできるトランスフ
ァゲートでも良い。この場合、データ処理の高速性が損
なわれる。

本発明は、上記実施例に限定されるものではなく、適宜
の設計的変更により、適宜の態様で実施し得るものであ
る． ［発明の効果コ 以上説明したように本発明によれば、一進符号系列から
なる基準データを所定のビット数シフトする配線網と、
該配線網で得られるシフトデータ及び前記基準データを
入力し、入力されたデータから一方のデータを選択し新
たな基準データとして出力するデータ選択回路とを備え
たシフト選択部を複数直列接続し、前記シフト選択部の
各段ごとで入力される基準データをシフトするか否かの
選択を行い、入力データに対し所定のビット数シフトさ
れたデータを最下段のシフト選択部から並列出力するバ
レルシフタにおいて、少なくとも１段のシフト選択部の
データ選択回路は、前記基準データ及び前記シフトデー
タの同一ビットの一進符号から一方の一進符号を選択し
、この選択された一進符号をドライブし、所定の電位を
有する一進符号を出力するクロックドインバータを前記
基準データのビットごとに多数配置し、セレクタの直列
段数が増加して伝播する一進符号に激しい符号歪みが生
しても、クロックドインバータが伝播する一進符号を選
択出力すると共にドライブするので、レベルを判別する
のが容易な一進符号を出力することができ、かつセルア
レイの面積の増加を最小限に押さえることができる。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例に係わるバレルシ
フタを示し、 第１図はハードウエアのブロック図、 第２図はクロックドインバータの回路図、第３図は第２
図に示すクロックドインバータの動作を示す説明図、 第４図乃至第８図はバレルシフタの従来技術を示し、 第４図はハードウェアのブロック図、 第５図はトランスファゲー夕からなるセレクタの回路図
、 第６図はパストランジスタからなるセレクタの回路図、 第７図（ａ）は第６図に示すパストランジスタの一方の
Ｐｃｈ−Ｎｃｈ接続を多段に直列接続したときの説明図
、 第７図（ｂ）は第７図（ａ）に示すパストランジスタに
ついてその内部抵抗及び内部静電容量に注目したときの
回路図、 第８図は第７図（ａ＞に示すパストランジスタの直列接
続の中途段にドライバを挿入したときの説明図である。 ■、１０・・・セレクタ ２、３、１１、１２・・・ ＮチャンネルＭＯＳ型ＦＥ′ｒトランジスタ４、５、１
３、１４・・・ ＰチャンネルＭＯＳ型ＦＥＴトランジスタ９・・・クロ
ックドインバータ

Claims (1)

【特許請求の範囲】
1. ２進符号系列からなる基準データを所定のビット数シフ
   トする配線網と、該配線網で得られるシフトデータ及び
   前記基準データを入力し、入力されたデータの一方を選
   択し新たな基準データとして出力するデータ選択回路と
   を備えたシフト選択部を複数直列接続し、前記シフト選
   択部の各段ごとで入力される基準データをシフトするか
   否かの選択を行い、入力データに対し所定のビット数シ
   フトされたデータを最下段のシフト選択部から並列出力
   するバレルシフタにおいて、少なくとも１段のシフト選
   択部のデータ選択回路は、前記基準データ及び前記シフ
   トデータの同一ビットの２進符号から一方の２進符号を
   選択し、この選択された２進符号をドライブし、所定の
   電位を有する一進符号を出力するクロックドインバータ
   を前記基準データのビットごとに多数配置したことを特
   徴とするバレルシフタ。