JPS60236197A - バレルシフタ - Google Patents
バレルシフタInfo
- Publication number
- JPS60236197A JPS60236197A JP59092448A JP9244884A JPS60236197A JP S60236197 A JPS60236197 A JP S60236197A JP 59092448 A JP59092448 A JP 59092448A JP 9244884 A JP9244884 A JP 9244884A JP S60236197 A JPS60236197 A JP S60236197A
- Authority
- JP
- Japan
- Prior art keywords
- shifter
- bit
- level
- output
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、数値演算プロセッサなどに用いられるバレル
シフタに係シ、特に片チャネル型のＭＯＳ （絶縁ｆ−
｝型）トランスファダートをセレクタとして使用するバ
レルシフタに関する。
シフタに係シ、特に片チャネル型のＭＯＳ （絶縁ｆ−
｝型）トランスファダートをセレクタとして使用するバ
レルシフタに関する。
一般ニ、バレルシフタは、データ入力ニ対して必要に応
じて所望桁だけ一度にビットシフトを行なうために用い
られるものであり、その従来例としてたとえば最大１５
ビツ｝１でシフト可能なバレルシフタを第１図に示して
いる。即ち、１は所定ビット数のデータ入力が並列に導
かれる８ビツトシフタ、２は上記８ピツトシフタ１の並
列出力が導かれる４ビツトシツク、３は上記４ビツトシ
フタ２の並列出力が導かれる２ビツトシツク、４は上記
２ビツトシフタ３の並列出力が導かれる１ビツトシフタ
である。
じて所望桁だけ一度にビットシフトを行なうために用い
られるものであり、その従来例としてたとえば最大１５
ビツ｝１でシフト可能なバレルシフタを第１図に示して
いる。即ち、１は所定ビット数のデータ入力が並列に導
かれる８ビツトシフタ、２は上記８ピツトシフタ１の並
列出力が導かれる４ビツトシツク、３は上記４ビツトシ
フタ２の並列出力が導かれる２ビツトシツク、４は上記
２ビツトシフタ３の並列出力が導かれる１ビツトシフタ
である。
上記各シフタ１〜４の回路構成は、それぞれシフト制御
入力に応じて制御されるセレクタ群によシそれぞれの入
力ビットに対して所定桁（８桁、４桁、２桁、１桁）の
ビットシフトを行なって、あるいは行なわないで出力す
るように結線されている。
入力に応じて制御されるセレクタ群によシそれぞれの入
力ビットに対して所定桁（８桁、４桁、２桁、１桁）の
ビットシフトを行なって、あるいは行なわないで出力す
るように結線されている。
いま、上記各シフタ１〜４におけるビットシフトの可否
を選択するためのセレクタとしてたとえばＮチャネル型
ＭＯ８）ランスファゲートを用いる場合、それぞれのセ
レクタは第２図に示すように構成される。即ち、２１は
入力ビットＢが一端に導かれる非シフト側ダート、２２
は上記入力ビットＢＩとは所定桁（ｎ）の重みが異なる
入力ビットたとえばＢｉ＋ｎ （本例ではｎは８゜４．
２．１のいずれか）が一端に導かれるシフト側ダート、
φは上記シフト側ゲート２２のダート電極に導かれるシ
フト信号、φは前記非シフト側ダート２１のダート電極
に導かれる反転シフト信号であシ、上記ｆ−ト２１．２
２の各他端は共通接続されてセレクタ出力端となる。
を選択するためのセレクタとしてたとえばＮチャネル型
ＭＯ８）ランスファゲートを用いる場合、それぞれのセ
レクタは第２図に示すように構成される。即ち、２１は
入力ビットＢが一端に導かれる非シフト側ダート、２２
は上記入力ビットＢＩとは所定桁（ｎ）の重みが異なる
入力ビットたとえばＢｉ＋ｎ （本例ではｎは８゜４．
２．１のいずれか）が一端に導かれるシフト側ダート、
φは上記シフト側ゲート２２のダート電極に導かれるシ
フト信号、φは前記非シフト側ダート２１のダート電極
に導かれる反転シフト信号であシ、上記ｆ−ト２１．２
２の各他端は共通接続されてセレクタ出力端となる。
したがって、シフト制御信号入力のφが″″０″０″レ
ベルＶ）、φが＠１”レベル（＋５Ｖ）のときには、非
シフト側ゲート２１が開き、シフト側ゲート２２が閉じ
るので、入力ビットＢ１が選択されて出力端２３に現わ
れる。上記とは逆に、φが”１”、φが０＃のときには
、シフト側ダート２２が開き、非シフト側ゲート２１が
閉じるので、入力ピッ）Ｂｌ＋。が選択されて出力端２
３に現われる。
ベルＶ）、φが＠１”レベル（＋５Ｖ）のときには、非
シフト側ゲート２１が開き、シフト側ゲート２２が閉じ
るので、入力ビットＢ１が選択されて出力端２３に現わ
れる。上記とは逆に、φが”１”、φが０＃のときには
、シフト側ダート２２が開き、非シフト側ゲート２１が
閉じるので、入力ピッ）Ｂｌ＋。が選択されて出力端２
３に現われる。
上述したような従来のバレルシフタにおいては、データ
入力の各ビット信号がそれぞれ同じ相（論理レベル）の
まま複数のシフト回路それぞれのセレクタを伝搬するよ
うに動作する。したがって、セレクタとしてＮチャネル
型トランスファダートが用いられる場合には、その閾値
特性によってデータ入力のうちの＋５ｖの１１”ビット
の方が０■の１０″ビツトよシも伝搬速度が遅くなる。
入力の各ビット信号がそれぞれ同じ相（論理レベル）の
まま複数のシフト回路それぞれのセレクタを伝搬するよ
うに動作する。したがって、セレクタとしてＮチャネル
型トランスファダートが用いられる場合には、その閾値
特性によってデータ入力のうちの＋５ｖの１１”ビット
の方が０■の１０″ビツトよシも伝搬速度が遅くなる。
ここで、説明の簡単化のために各セレクタでの″１＃レ
ベル伝搬時間をｔｌとすれば、４段のセレクタを通過す
るための最大伝搬時間は４ｔ、になる。同様に、セレク
タとしてＰチャネルトランスファゲートが用いられる場
合には、その閾値特性によってデータ入力のうちの“Ｏ
″ビツト方が１”ビットよシも伝搬時間が遅くなシ、説
明の簡単化のために各セレクタでの”０＃レベル伝搬時
間をｔｏとすれば、４段のセレクタを通過するための最
大伝搬時間は４ｔ、になる。
ベル伝搬時間をｔｌとすれば、４段のセレクタを通過す
るための最大伝搬時間は４ｔ、になる。同様に、セレク
タとしてＰチャネルトランスファゲートが用いられる場
合には、その閾値特性によってデータ入力のうちの“Ｏ
″ビツト方が１”ビットよシも伝搬時間が遅くなシ、説
明の簡単化のために各セレクタでの”０＃レベル伝搬時
間をｔｏとすれば、４段のセレクタを通過するための最
大伝搬時間は４ｔ、になる。
然るに、データ入力の”１″、”０”ビットが同じ時間
で出力することが要求される場合および入出方間伝搬速
度の高速化が要求される場合には、前記従来のバレルシ
フタをそのまま使用することはできないので、その対応
策が強く要望されている。
で出力することが要求される場合および入出方間伝搬速
度の高速化が要求される場合には、前記従来のバレルシ
フタをそのまま使用することはできないので、その対応
策が強く要望されている。
本発明は上記の事情に鑑みてなされたもので、データ入
出方間伝搬速度の高速化が可能であり、必要に応じて入
力データの′″１″、“０＃ビツトを同時に出力するこ
とが可能な高性能のバレルシ７りを提供するものである
。
出方間伝搬速度の高速化が可能であり、必要に応じて入
力データの′″１″、“０＃ビツトを同時に出力するこ
とが可能な高性能のバレルシ７りを提供するものである
。
即ち、本発明は、複数段の単位シックのそれぞれにＮチ
ャネル型またはＰチャネル型のいず−へ− れか一方のＭＯＳ ）ランスファゲートをセレクタトシ
て使用した・マレルシフタにおいて、単位シフタ段間の
少なくとも１個所にインバータを挿入したことを特徴と
するものである。
ャネル型またはＰチャネル型のいず−へ− れか一方のＭＯＳ ）ランスファゲートをセレクタトシ
て使用した・マレルシフタにおいて、単位シフタ段間の
少なくとも１個所にインバータを挿入したことを特徴と
するものである。
したがって、入力データのＩｌｌ＃、ＩＩＱ”ビットは
途中段で“Ｑ＃、１１１＃レベルの相で伝搬されること
になシ、入出力間の最大伝搬時間が短かくなる。
途中段で“Ｑ＃、１１１＃レベルの相で伝搬されること
になシ、入出力間の最大伝搬時間が短かくなる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第３図に示すバレルシフタは、第１図を参照して前述し
た従来例のバレルシフタに比べて、単位シック１〜４の
各段間のうち中間の段間（本例では４ビット用単位ンフ
タ２と２ビット用単位シフタ３との間）に各ビット用の
インバータ３１・・・がそれぞれ挿入されている点、お
よび終段の単位シフタ４の出力側にも各ビット用のイン
バータ３２・・・が接続されている点が異カシ、その他
は同じであるので、第１図中と同一６− 符号を付してその説明を省略する。
た従来例のバレルシフタに比べて、単位シック１〜４の
各段間のうち中間の段間（本例では４ビット用単位ンフ
タ２と２ビット用単位シフタ３との間）に各ビット用の
インバータ３１・・・がそれぞれ挿入されている点、お
よび終段の単位シフタ４の出力側にも各ビット用のイン
バータ３２・・・が接続されている点が異カシ、その他
は同じであるので、第１図中と同一６− 符号を付してその説明を省略する。
なお、各シフタ１〜４のセレクタとしてＮチャネルトラ
ンスファゲートが用いられて、その”１″レベル出力が
たとえば＋３ Ｖ 、 ”Ｏ”レベル出力が０■である
場合（つま夛、セレクタ出力が＋３ｖ〜ＯＶの間を変化
する場合）には、インバータ３１・・・および３２・・
・の入力閾値電圧を上記変化範囲のほぼ中央値（＋１．
５Ｖ）に設定しておくものとする。上記とは逆に、セレ
クタとしてＰチャネルトランスファゲートが用いられて
、その“１”レベル出力が＋５Ｖ、”Ｏ’レベル出力が
たとえば＋２Ｖである場合（つまり、セレクタ出力が＋
５Ｖ〜＋２ｖの間を変化する場合）には、インバータ３
１・・・および３２・・・の入力閾値電圧を上記変化範
囲の＃１ぼ中央値（＋ ３．５ Ｖ ）に設定しておく
ものとする。
ンスファゲートが用いられて、その”１″レベル出力が
たとえば＋３ Ｖ 、 ”Ｏ”レベル出力が０■である
場合（つま夛、セレクタ出力が＋３ｖ〜ＯＶの間を変化
する場合）には、インバータ３１・・・および３２・・
・の入力閾値電圧を上記変化範囲のほぼ中央値（＋１．
５Ｖ）に設定しておくものとする。上記とは逆に、セレ
クタとしてＰチャネルトランスファゲートが用いられて
、その“１”レベル出力が＋５Ｖ、”Ｏ’レベル出力が
たとえば＋２Ｖである場合（つまり、セレクタ出力が＋
５Ｖ〜＋２ｖの間を変化する場合）には、インバータ３
１・・・および３２・・・の入力閾値電圧を上記変化範
囲の＃１ぼ中央値（＋ ３．５ Ｖ ）に設定しておく
ものとする。
上記構成のバレルシフタにおいては、入力データのうち
の１”ビットは、２段のセレクタ１゜２を“１″レベル
のま１通過したのちインバータ３１で反転されて“０”
レベルになり、さらに残シの２段のセレクタ３．４を０
”レベルで通過したのちインバータ３２で再反転されて
元の“１ルベルに戻って出力することになる。同様に、
入力データのうちの”Ｏ”ビットは、２段のセレクタ１
，２を″０＃レベルのまま通過したのちインバータ３１
で反転されて１１＃レベルになり、さらに残）の２段の
セレクタ３，４を″ＩＨレベルで通過したのちインバー
タ３２で再反転されて元の″０＃レベルに戻って出力す
ることになる。
の１”ビットは、２段のセレクタ１゜２を“１″レベル
のま１通過したのちインバータ３１で反転されて“０”
レベルになり、さらに残シの２段のセレクタ３．４を０
”レベルで通過したのちインバータ３２で再反転されて
元の“１ルベルに戻って出力することになる。同様に、
入力データのうちの”Ｏ”ビットは、２段のセレクタ１
，２を″０＃レベルのまま通過したのちインバータ３１
で反転されて１１＃レベルになり、さらに残）の２段の
セレクタ３，４を″ＩＨレベルで通過したのちインバー
タ３２で再反転されて元の″０＃レベルに戻って出力す
ることになる。
したがって、入力データのうちの゛１＃ビット。
０”ビットは、それぞれ入出力間におけるＭ １１＋レ
ベルでのダート伝搬段数が同じになると共に″０＃レベ
ルでのダート伝搬段数が同じになるので、“１″ビツト
、′Ｏ”ビットが同じ時間で出力するようになる。
ベルでのダート伝搬段数が同じになると共に″０＃レベ
ルでのダート伝搬段数が同じになるので、“１″ビツト
、′Ｏ”ビットが同じ時間で出力するようになる。
また、各ビットの入出方間伝搬時間は、“１”レベルで
の伝搬が行なわれるダートの伝搬時間ｔ１の２段分と、
０”レベルでの伝搬が行なわれるダートの伝搬時間ｔｏ
の２段分と、インバータの伝搬時間ｔとの和であるが、
ｔ＜２ ｔｘ ＋２ ｔ。
の伝搬が行なわれるダートの伝搬時間ｔ１の２段分と、
０”レベルでの伝搬が行なわれるダートの伝搬時間ｔｏ
の２段分と、インバータの伝搬時間ｔとの和であるが、
ｔ＜２ ｔｘ ＋２ ｔ。
であるので、２ｔｌ＋２ｔ６と見做すことができる。
この値は、セレクタにＮチャネルゲートを用いた場合に
１０＃レベルのまま伝搬する時間４ｔ、あるいはセレク
タにＰチャネルダートを用いた場合に″１″レベルのｉ
ｔ伝搬する時間４ｔｌに比べれば大きくなるが、従来例
における最大伝搬時間よシも小さくなる。即ち、従来例
においてセレクタとしてＮチャネルゲートを用いた最大
伝搬時間４ｔ、に比べて上記実施例における伝搬時間は ４ｔ１ （２ｔｘ ＋２ｔｏ）＝２ （ｔｔ ｔｏ）
（但し、ｔｔ＞ｔｏ）だけ小さい。また、上記実施例に
おける伝搬時間は従来例においてセレクタとしてＰチャ
ネルゲートを用いた場合の最大伝搬時間４ｔ、に比べて ４ｔ＋ −（２ｔｔ＋２ｔｏ）＝２（ｔｏ ｔｔ ）
（但し、ｔｏ＞ｔｘ）だけｌ」＼さい。
１０＃レベルのまま伝搬する時間４ｔ、あるいはセレク
タにＰチャネルダートを用いた場合に″１″レベルのｉ
ｔ伝搬する時間４ｔｌに比べれば大きくなるが、従来例
における最大伝搬時間よシも小さくなる。即ち、従来例
においてセレクタとしてＮチャネルゲートを用いた最大
伝搬時間４ｔ、に比べて上記実施例における伝搬時間は ４ｔ１ （２ｔｘ ＋２ｔｏ）＝２ （ｔｔ ｔｏ）
（但し、ｔｔ＞ｔｏ）だけ小さい。また、上記実施例に
おける伝搬時間は従来例においてセレクタとしてＰチャ
ネルゲートを用いた場合の最大伝搬時間４ｔ、に比べて ４ｔ＋ −（２ｔｔ＋２ｔｏ）＝２（ｔｏ ｔｔ ）
（但し、ｔｏ＞ｔｘ）だけｌ」＼さい。
また、インバータ３１・・・および３２・・・の入力閾
値としてセレクタ出力レベル変化範囲のほぼ９− 中央値に設定しているので、セレクタ出力の′１”レベ
ル、“０″レベルに対する動作速度がほぼ等しくなって
いる。
値としてセレクタ出力レベル変化範囲のほぼ９− 中央値に設定しているので、セレクタ出力の′１”レベ
ル、“０″レベルに対する動作速度がほぼ等しくなって
いる。
なお、上記実施例は、単位シック段間のうち中央の段間
にインバータを挿入したが、中央以外の段間にインバー
タを挿入した場合でも最大伝搬時間が短かく力る。また
、単位シフタ段数が多い場合には、１個の段間だけでな
く複数個の股間にインバータを挿入するようにしてもよ
い、。この場合、′１”レベルの相で伝搬する段数と″
″０＃０＃レベル伝搬する段数とが等しくなるようにイ
ン・々−タ挿入段間を決定しておけば、入力データの″
１″、″′０２ビットの同時出力が可能になる。
にインバータを挿入したが、中央以外の段間にインバー
タを挿入した場合でも最大伝搬時間が短かく力る。また
、単位シフタ段数が多い場合には、１個の段間だけでな
く複数個の股間にインバータを挿入するようにしてもよ
い、。この場合、′１”レベルの相で伝搬する段数と″
″０＃０＃レベル伝搬する段数とが等しくなるようにイ
ン・々−タ挿入段間を決定しておけば、入力データの″
１″、″′０２ビットの同時出力が可能になる。
また、終段のインバータ３２・・・は場合によっては省
略可能で６Ｄ、終段の単位シフタと終段のインバータと
の間に他の回路が挿入される場合もある。
略可能で６Ｄ、終段の単位シフタと終段のインバータと
の間に他の回路が挿入される場合もある。
上述したように本発明のバレルシフタによれ１０−
ば、単位シフタ段間にインバータを挿入することによっ
てデータ入出方間伝搬速度を高速化でき、上記インバー
タの挿入段の選択によって入力ｆ−夕の”１″、′０”
ビットを同時に出力することができ、従来例のレベルシ
フタに比べて性能を向上させることができる。
てデータ入出方間伝搬速度を高速化でき、上記インバー
タの挿入段の選択によって入力ｆ−夕の”１″、′０”
ビットを同時に出力することができ、従来例のレベルシ
フタに比べて性能を向上させることができる。
第１図は従来のバレルシフタの一例を示す構成説明図、
第２図はバレルシフタの各単位シフタで使用されるセレ
クタの一例を示す回路図、第３図は本発明に係るバレル
シフタの一実施例を示す構成説明図である。 １〜４・・・単位シフタ、２１．２２・・・Ｎチャネル
ＭＯ８）ランシフタ、３１．３２・・・インバータ。 出願人代理人 弁理士 鈴 江 武 彦１１− ？２１ 図 第２図 田◆ｎＢｉ
第２図はバレルシフタの各単位シフタで使用されるセレ
クタの一例を示す回路図、第３図は本発明に係るバレル
シフタの一実施例を示す構成説明図である。 １〜４・・・単位シフタ、２１．２２・・・Ｎチャネル
ＭＯ８）ランシフタ、３１．３２・・・インバータ。 出願人代理人 弁理士 鈴 江 武 彦１１− ？２１ 図 第２図 田◆ｎＢｉ
Claims (3)
- （１）複数段の単位シフタのそれぞれにＮチャネル型ま
たはＰチャネル型のいずれか一方のＭＯＳトランスファ
ダートをセレクタとして使用したバレルシフタにおいて
、少なくとも１個の単位シフタ段間にインバータが挿入
されてなることを特徴とするバレルシフタ。 - （２） 前記インバータは、入力レベルが”１″レベル
の相で伝搬する単位シックの段数と０”レベルの相で伝
搬する単位シフタの段数とが同じになるように挿入され
てなることを特徴とする特許 - （３） 前記単位シフタの終段の出力側にさらにインバ
ータを具備することを特徴とする前記特許請求の範囲第
１項記載のバレルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092448A JPH0616263B2 (ja) | 1984-05-09 | 1984-05-09 | バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092448A JPH0616263B2 (ja) | 1984-05-09 | 1984-05-09 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236197A true JPS60236197A (ja) | 1985-11-22 |
| JPH0616263B2 JPH0616263B2 (ja) | 1994-03-02 |
Family
ID=14054684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092448A Expired - Lifetime JPH0616263B2 (ja) | 1984-05-09 | 1984-05-09 | バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616263B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216726A (ja) * | 1990-01-22 | 1991-09-24 | Toshiba Corp | バレルシフタ |
| US5465223A (en) * | 1992-01-09 | 1995-11-07 | Oki Electric Industry Co., Ltd. | Barrel shifter |
-
1984
- 1984-05-09 JP JP59092448A patent/JPH0616263B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216726A (ja) * | 1990-01-22 | 1991-09-24 | Toshiba Corp | バレルシフタ |
| US5465223A (en) * | 1992-01-09 | 1995-11-07 | Oki Electric Industry Co., Ltd. | Barrel shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616263B2 (ja) | 1994-03-02 |
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