JPH03216764A - ディレイ情報記憶方式 - Google Patents
ディレイ情報記憶方式Info
- Publication number
- JPH03216764A JPH03216764A JP2010950A JP1095090A JPH03216764A JP H03216764 A JPH03216764 A JP H03216764A JP 2010950 A JP2010950 A JP 2010950A JP 1095090 A JP1095090 A JP 1095090A JP H03216764 A JPH03216764 A JP H03216764A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- digital circuit
- black box
- pin
- delay value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ディジタル回路のまとまりのある単位にブラックボンク
化してディレィ情報を記憶させるディレィ情報記憶方式
に間し、 機能的にまとまりのある単位にブラックボックスにして
バスのディレィ値を求めて保持させこれを用いて全体の
ディレィ解析を行い、大規模なディジタル回路のディレ
ィ解析を少ない記憶容量かつ短い処理時間で解析者の目
的を損なうことなく行うことを目的とし、 大規模なディジタル回路についてＩＩＩ能的にまとまり
のある単位にブラックボックスにしてこれの入力ピンか
ら出力ピンまでのバスのディレィ値をそれぞれ求めて当
該ブラックボックスに保持し、このブラックボソクスに
保持したディレィ値を用いて上記大規模なディジタル回
路の全体のディレィ解析を実施するように構成する． 〔産業上の利用分野〕 本発明は、ディジタル回路のまとまりのある単位にブラ
ンクポソク化してディレィ情報を記憶させるディレィ情
報記憶方式に関するものである．近年、ディジタル装置
の大規模化に伴い、従来の数十万ゲート規模に対して、
数百万ゲート規模のディレィ解析を、妥当な計算機記憶
容量と処理時間で実施する必要がある．同期型ディジタ
ル装置のディレィ解析は、レジスタ、１１１１ＦＦ（フ
リノプフロソプ）などの記憶素子間を、組み合せ回路の
中のバスを通ってクロソクのサイクル時間内に信号が伝
播できるか否かを配＆！結果を踏まえて実施するように
している。
化してディレィ情報を記憶させるディレィ情報記憶方式
に間し、 機能的にまとまりのある単位にブラックボックスにして
バスのディレィ値を求めて保持させこれを用いて全体の
ディレィ解析を行い、大規模なディジタル回路のディレ
ィ解析を少ない記憶容量かつ短い処理時間で解析者の目
的を損なうことなく行うことを目的とし、 大規模なディジタル回路についてＩＩＩ能的にまとまり
のある単位にブラックボックスにしてこれの入力ピンか
ら出力ピンまでのバスのディレィ値をそれぞれ求めて当
該ブラックボックスに保持し、このブラックボソクスに
保持したディレィ値を用いて上記大規模なディジタル回
路の全体のディレィ解析を実施するように構成する． 〔産業上の利用分野〕 本発明は、ディジタル回路のまとまりのある単位にブラ
ンクポソク化してディレィ情報を記憶させるディレィ情
報記憶方式に関するものである．近年、ディジタル装置
の大規模化に伴い、従来の数十万ゲート規模に対して、
数百万ゲート規模のディレィ解析を、妥当な計算機記憶
容量と処理時間で実施する必要がある．同期型ディジタ
ル装置のディレィ解析は、レジスタ、１１１１ＦＦ（フ
リノプフロソプ）などの記憶素子間を、組み合せ回路の
中のバスを通ってクロソクのサイクル時間内に信号が伝
播できるか否かを配＆！結果を踏まえて実施するように
している。
〔従来の技ｆｒゴ
従来のディレィ解析は、記憶容量と解析時間の削減のた
めに、実装階層の１つであるＬＳＩ単位でブラックボッ
クス化してこのブラックポノクス単位にディレィ計算を
行い、その後に全体のディレィ解析を行うようにしてい
た． しかし、ＬＳＩの集積度の向上により、ＬＳＩ単位での
ブラ・ノクボノクス化は、Ｎ析結果からどこをどのよう
に修正し、対応すれば良いかという観点からは不適切な
方法となった．このため、従来の実装単位のブラソクボ
ックス化の手法を採用できず、解析対象を分割して部分
的に行う手法で対処してきた． 〔発明が解決しようとする課題〕 従って、ディジタル回路全体を一度に解析できず、分討
して解析した部分間のパスについて改めてディレィ解析
を全体で実施する必要が発生してしまうというように、
運用が非常に煩雑となってしまうという問題を生じてい
た． 本発明は、機能的にまとまりのある単位にブラックボッ
クスにしてパスのディレィ値を求めて保持させこれを用
いて全体のディレィ解析を行い、大規模なディジタル回
路のディレィ解析を少ない記憶容量かつ短い処理時間で
解析者の目的を損なうことなく行うことを目的としてい
る．〔課題を解決する手段〕 第１図を参照して課題を解決する手段を説明する． 第１図において、ブラノクボックスｌば、大規模なディ
ジタル回路について機能的にまとまりのある単位にブラ
ックポンクス化したものである．ディレィ値２は、ブラ
ノクボックス１０人カピンから出力ピン（出力ファンア
ウトピン）に向かうバスについて求めたディレィ値であ
る．〔作用〕 本発明は、第１図に示すように、大規模なディジタル回
路について機能的にまとまりのある単位にブラックボッ
クスｌにしてこれの入力ピンから出力ピン（出力ファン
アウトピン）までのパスのディレィ値２を求めて保持さ
せ、このブラックボノクｌに保持させたディレィ値２を
用いて大規模なディジタル回路の全体のディレィ解析を
実施するようにしている． 従って、＠能的にまとまりのある単位にブラノポノクス
１にしてパスのディレィ値２を求めて保持してこれを用
いて全体のディレィ解析を行うことにより、大規模なデ
ィジタル回路のディレィ解析を少ない記憶容量かつ短い
処理時間で解析者の目的を損なうことなく行うことが可
能となる．【実施例〕 次に、第１図から第３図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する．第１図において、
ブラソクポソクスｌは、大規模なディジタル回路につい
て機能的にまとまりのある単位、例えば演算回路、デコ
ーダ回路、マルチブレクサ回路といったピン・ゲート比
の高い機能的まとまりの高い組み合せ回路の単位にブラ
ンクボ，クス化したものである．このブラックボックス
化は、論理設計の段階で１つの論理シンボルとして定義
し、実装段階で展開してゲートレベルで扱われるものに
ついて、自動的に認識してブラックポノクス化してもよ
い．また、カウンタ、パイプライン部といったＩｌ能的
にまとまりの強い順序回路において、内部に閉じる記憶
素子間のパス？予めチェックして削除し、ブラックボッ
クス化してディレィ解析の効率化を図ってもよい．ディ
レィ値２は、ブランクポソクス１０入カピンから出力ピ
ン（出力ファンアウトピン）までのパスについて求めた
ディレィ値である．このディレィ値２は、ゲート自身の
ディレィ値Ｔ ．ａｔｓおよび配線によるディレィ値Ｔ
■、．の和から求めたものであって、図中の入カピン■
ないし■からバスを持つ出力ファンアウト上のピンへの
ディレィ値（Σ（ＴｓａＬｅ”ＴｍｉｒＪ ）である。
めに、実装階層の１つであるＬＳＩ単位でブラックボッ
クス化してこのブラックポノクス単位にディレィ計算を
行い、その後に全体のディレィ解析を行うようにしてい
た． しかし、ＬＳＩの集積度の向上により、ＬＳＩ単位での
ブラ・ノクボノクス化は、Ｎ析結果からどこをどのよう
に修正し、対応すれば良いかという観点からは不適切な
方法となった．このため、従来の実装単位のブラソクボ
ックス化の手法を採用できず、解析対象を分割して部分
的に行う手法で対処してきた． 〔発明が解決しようとする課題〕 従って、ディジタル回路全体を一度に解析できず、分討
して解析した部分間のパスについて改めてディレィ解析
を全体で実施する必要が発生してしまうというように、
運用が非常に煩雑となってしまうという問題を生じてい
た． 本発明は、機能的にまとまりのある単位にブラックボッ
クスにしてパスのディレィ値を求めて保持させこれを用
いて全体のディレィ解析を行い、大規模なディジタル回
路のディレィ解析を少ない記憶容量かつ短い処理時間で
解析者の目的を損なうことなく行うことを目的としてい
る．〔課題を解決する手段〕 第１図を参照して課題を解決する手段を説明する． 第１図において、ブラノクボックスｌば、大規模なディ
ジタル回路について機能的にまとまりのある単位にブラ
ックポンクス化したものである．ディレィ値２は、ブラ
ノクボックス１０人カピンから出力ピン（出力ファンア
ウトピン）に向かうバスについて求めたディレィ値であ
る．〔作用〕 本発明は、第１図に示すように、大規模なディジタル回
路について機能的にまとまりのある単位にブラックボッ
クスｌにしてこれの入力ピンから出力ピン（出力ファン
アウトピン）までのパスのディレィ値２を求めて保持さ
せ、このブラックボノクｌに保持させたディレィ値２を
用いて大規模なディジタル回路の全体のディレィ解析を
実施するようにしている． 従って、＠能的にまとまりのある単位にブラノポノクス
１にしてパスのディレィ値２を求めて保持してこれを用
いて全体のディレィ解析を行うことにより、大規模なデ
ィジタル回路のディレィ解析を少ない記憶容量かつ短い
処理時間で解析者の目的を損なうことなく行うことが可
能となる．【実施例〕 次に、第１図から第３図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する．第１図において、
ブラソクポソクスｌは、大規模なディジタル回路につい
て機能的にまとまりのある単位、例えば演算回路、デコ
ーダ回路、マルチブレクサ回路といったピン・ゲート比
の高い機能的まとまりの高い組み合せ回路の単位にブラ
ンクボ，クス化したものである．このブラックボックス
化は、論理設計の段階で１つの論理シンボルとして定義
し、実装段階で展開してゲートレベルで扱われるものに
ついて、自動的に認識してブラックポノクス化してもよ
い．また、カウンタ、パイプライン部といったＩｌ能的
にまとまりの強い順序回路において、内部に閉じる記憶
素子間のパス？予めチェックして削除し、ブラックボッ
クス化してディレィ解析の効率化を図ってもよい．ディ
レィ値２は、ブランクポソクス１０入カピンから出力ピ
ン（出力ファンアウトピン）までのパスについて求めた
ディレィ値である．このディレィ値２は、ゲート自身の
ディレィ値Ｔ ．ａｔｓおよび配線によるディレィ値Ｔ
■、．の和から求めたものであって、図中の入カピン■
ないし■からバスを持つ出力ファンアウト上のピンへの
ディレィ値（Σ（ＴｓａＬｅ”ＴｍｉｒＪ ）である。
ブラノクボソクスの人力境界は、機能的にまとまりのあ
る単位に選択したブランクポソクス１０入力境界上のゲ
ーＦの入力ピンである。
る単位に選択したブランクポソクス１０入力境界上のゲ
ーＦの入力ピンである。
ブラノクボックスの出力境界は、ＩＩ！能的にまとまり
のある単位に選択したブラックボックスｌの出力境界上
のゲートのファンアウトの出力ピン（出力ファンアウト
ピン）である。
のある単位に選択したブラックボックスｌの出力境界上
のゲートのファンアウトの出力ピン（出力ファンアウト
ピン）である。
第１図（口）は、ディレィ数例を示す．第１図（口）に
おいて、式（１）は、ディレィ数を表す． ディレィ数＝ブランクポノクスの入力境界上のピン数×
ブラ，クポソクスの出力ファンアウト境界上のピン数・
・・・・・・・・・・・・・・（Ｂである。
おいて、式（１）は、ディレィ数を表す． ディレィ数＝ブランクポノクスの入力境界上のピン数×
ブラ，クポソクスの出力ファンアウト境界上のピン数・
・・・・・・・・・・・・・・（Ｂである。
例えば第１図（イ）の例では、
ディレィ数＝５（入力境界上のピン数）×３（出力ファ
ンアウト境界上のピン数）＝１５・（２）となる． 従って、第１図（イ）ブラックボソク内に多故のゲート
があったとしても、ブラックボックス１にすることによ
り、上記（２）に示すようにデイレイ値の数を１５個に
削減でき、全体のディジタル回路のディレィ値を格納す
る記憶容量を少なくし、処理時間を短縮してディレィ解
析を行うことが可能となる． 次に、第２図フローチャートを用いて第１図構成の動作
を詳細に説明する． 第２図において、■は、全ゲートとその出力配線につい
てのバスデイレイを計算して格納する．＠は、ブラソク
ボックス化するゲート群の指示を行う．これは、大規模
のデイジタル回路から例えば第１図（イ）に示すように
Ｓｔ能的にまとまりのある単位毎にブランクポ・ノクス
１とする旨の指示を解析者が行ったり、更に、既述した
ように論理設計の段階の１つの論理シンボルを実装段階
に展開したときのまとまりを自動的にブラ・ノクボック
ス１として指示したりする。
ンアウト境界上のピン数）＝１５・（２）となる． 従って、第１図（イ）ブラックボソク内に多故のゲート
があったとしても、ブラックボックス１にすることによ
り、上記（２）に示すようにデイレイ値の数を１５個に
削減でき、全体のディジタル回路のディレィ値を格納す
る記憶容量を少なくし、処理時間を短縮してディレィ解
析を行うことが可能となる． 次に、第２図フローチャートを用いて第１図構成の動作
を詳細に説明する． 第２図において、■は、全ゲートとその出力配線につい
てのバスデイレイを計算して格納する．＠は、ブラソク
ボックス化するゲート群の指示を行う．これは、大規模
のデイジタル回路から例えば第１図（イ）に示すように
Ｓｔ能的にまとまりのある単位毎にブランクポ・ノクス
１とする旨の指示を解析者が行ったり、更に、既述した
ように論理設計の段階の１つの論理シンボルを実装段階
に展開したときのまとまりを自動的にブラ・ノクボック
ス１として指示したりする。
■は、境界上の入力ゲートの全入力ピン、及び、出力ゲ
ートの全ファンアウトの認識を行う．これは、＠で指定
された例えば第１図（イ）ブラ・ノクボノクスｌについ
て、入力境界上の入力ゲートの全人カピン■ないし■、
及び出力ファンアウト境界上の全ファンアウトピン■な
いし■を取り出して認識する． ■は、ブラノクボソクス化対象の入力境界ピンからブラ
ソクポソクス化対象のファンアウト境界ピンまでの全て
の組み合せパスについて、デイレイ値を計算し、ゲート
単位の詳細デイレイ格納部分を、これで置き換える．こ
れは、第１図（イ）ブラノクボソクの入力境界上の入力
ピン■なし）シ■から出力ファンアウト境界上の出力ピ
ン■ないし■に向かうバスの全てのディレィ値を計算し
、各ゲートが持っていたディレィ値と置き換え、ディレ
ィ数を削減して記憶容量を少な《する．［相］は、他に
ブラックボックス化対象回路はないか、且つ、必要記憶
容量は妥当かを判別する．ＹＥＳの場合には、０，０で
求めたブラックボックスｌの入カピンから出力ファンア
ウトピンまでのバスのディレィ値を用いて全体のディジ
タル回路のディレィ値の解析を実施する． 以上のように、大規模のディジタル回路について機能的
にまとまりのある単位にブラックボソクス１にしてこれ
の入力ピンと出力ファンアウトピンとの間のパスのディ
レィ値をもとめて各ゲートが持っていたディレィ値に変
えて当該ブラックボックス１に持たせることにより、持
つべきディレィ値の数を非常に少な《して解析者が目的
とするディレィ解析を少ない記憶容量かつ短時間に行う
ことが可能となる． 第３図は、ディレィ数の説明図を示す．第３ｒＭ（イ）
は、ゲート毎に必要なディレィ数を示す． ｉｊ 第３図（１：Ｉ）は、ゲートのディレィ数例を示す．左
側のゲートは、入力ピンが２つ（■、■）、出力が２つ
でファンアウトピンが３つ（■、■、■）を持つもので
ある． 右側の計算例は、ディレィ数を示す．ディレィ数ハ、■
一■、■一■、■一■、■一Φ、■一■、■一〇の合計
６個のパスに対応する数である．第３図（ハ）は、ブラ
ックポソクスにしないときのディレィ数を示す。この場
合には、ディレィ数 ｉ ｊ ｋ 従って、ブラックボックス１にしなければ上記｛滲の数
のディレィ数を持たせる必要があるが、本発明によれば
、ブラックボックス１にした部分について第１図（口）
に示すようにデイレイ数に削減でき、全体のディレィ数
を大幅に削減することができる． 【発明の効果〕 以上説明したように、本発明によれば、機能的にまとま
りのある単位にブラノクボックス１にしてバスのディレ
ィ値２を求めて保持しこれを用いて全体のディレィ解析
を行う構成を採用しているため、大規模なディジタル回
路のディレィ解析を少ない記憶容量かつ短い処理時間で
解析者の目的を損なうことなく行うことができる．これ
により、大規模かつ高速で動作させる必要のある論理装
１の開発を効率的に行うことができ、開発期間一開発工
数を大幅に削減することができる．
ートの全ファンアウトの認識を行う．これは、＠で指定
された例えば第１図（イ）ブラ・ノクボノクスｌについ
て、入力境界上の入力ゲートの全人カピン■ないし■、
及び出力ファンアウト境界上の全ファンアウトピン■な
いし■を取り出して認識する． ■は、ブラノクボソクス化対象の入力境界ピンからブラ
ソクポソクス化対象のファンアウト境界ピンまでの全て
の組み合せパスについて、デイレイ値を計算し、ゲート
単位の詳細デイレイ格納部分を、これで置き換える．こ
れは、第１図（イ）ブラノクボソクの入力境界上の入力
ピン■なし）シ■から出力ファンアウト境界上の出力ピ
ン■ないし■に向かうバスの全てのディレィ値を計算し
、各ゲートが持っていたディレィ値と置き換え、ディレ
ィ数を削減して記憶容量を少な《する．［相］は、他に
ブラックボックス化対象回路はないか、且つ、必要記憶
容量は妥当かを判別する．ＹＥＳの場合には、０，０で
求めたブラックボックスｌの入カピンから出力ファンア
ウトピンまでのバスのディレィ値を用いて全体のディジ
タル回路のディレィ値の解析を実施する． 以上のように、大規模のディジタル回路について機能的
にまとまりのある単位にブラックボソクス１にしてこれ
の入力ピンと出力ファンアウトピンとの間のパスのディ
レィ値をもとめて各ゲートが持っていたディレィ値に変
えて当該ブラックボックス１に持たせることにより、持
つべきディレィ値の数を非常に少な《して解析者が目的
とするディレィ解析を少ない記憶容量かつ短時間に行う
ことが可能となる． 第３図は、ディレィ数の説明図を示す．第３ｒＭ（イ）
は、ゲート毎に必要なディレィ数を示す． ｉｊ 第３図（１：Ｉ）は、ゲートのディレィ数例を示す．左
側のゲートは、入力ピンが２つ（■、■）、出力が２つ
でファンアウトピンが３つ（■、■、■）を持つもので
ある． 右側の計算例は、ディレィ数を示す．ディレィ数ハ、■
一■、■一■、■一■、■一Φ、■一■、■一〇の合計
６個のパスに対応する数である．第３図（ハ）は、ブラ
ックポソクスにしないときのディレィ数を示す。この場
合には、ディレィ数 ｉ ｊ ｋ 従って、ブラックボックス１にしなければ上記｛滲の数
のディレィ数を持たせる必要があるが、本発明によれば
、ブラックボックス１にした部分について第１図（口）
に示すようにデイレイ数に削減でき、全体のディレィ数
を大幅に削減することができる． 【発明の効果〕 以上説明したように、本発明によれば、機能的にまとま
りのある単位にブラノクボックス１にしてバスのディレ
ィ値２を求めて保持しこれを用いて全体のディレィ解析
を行う構成を採用しているため、大規模なディジタル回
路のディレィ解析を少ない記憶容量かつ短い処理時間で
解析者の目的を損なうことなく行うことができる．これ
により、大規模かつ高速で動作させる必要のある論理装
１の開発を効率的に行うことができ、開発期間一開発工
数を大幅に削減することができる．
第１図は本発明の１実施例構成図、第２図は本発明の動
作説明フローチャート、第３図はディレィ数の説明図を
示す． 図中、Ｌはブラックポノクス、２はディレィ値を表す． 特許出社人 冨士通株式会社
作説明フローチャート、第３図はディレィ数の説明図を
示す． 図中、Ｌはブラックポノクス、２はディレィ値を表す． 特許出社人 冨士通株式会社
Claims (1)
- 【特許請求の範囲】 ディジタル回路のまとまりのある単位にブラックボック
化してディレィ情報を記憶させるディレィ情報記憶方式
において、 大規模なディジタル回路について機能的にまとまりのあ
る単位にブラックボックス（１）にしてこれの入力ピン
から出力ピンまでのパスのディレィ値（２）をそれぞれ
求めて当該ブラックボックス（１）に保持し、 このブラックボックス（１）に保持したディレィ値（２
）を用いて上記大規模なディジタル回路の全体のディレ
ィ解析を実施するように構成したことを特徴とするディ
レィ情報記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010950A JPH03216764A (ja) | 1990-01-20 | 1990-01-20 | ディレイ情報記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010950A JPH03216764A (ja) | 1990-01-20 | 1990-01-20 | ディレイ情報記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216764A true JPH03216764A (ja) | 1991-09-24 |
Family
ID=11764479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010950A Pending JPH03216764A (ja) | 1990-01-20 | 1990-01-20 | ディレイ情報記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012140540A1 (en) * | 2011-04-09 | 2012-10-18 | Chipworks, Incorporated | A digital netlist partitioning system for faster circuit reverse-engineering |
-
1990
- 1990-01-20 JP JP2010950A patent/JPH03216764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012140540A1 (en) * | 2011-04-09 | 2012-10-18 | Chipworks, Incorporated | A digital netlist partitioning system for faster circuit reverse-engineering |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5752000A (en) | System and method for simulating discrete functions using ordered decision arrays | |
| US10089426B2 (en) | Logic circuit generation device and method | |
| US5432707A (en) | Automated circuit design | |
| US7222317B1 (en) | Circuit comparison by information loss matching | |
| US6557150B1 (en) | Method of extracting timing characteristics of transistor circuits, storage medium storing timing characteristic library, LSI designing method, and gate extraction method | |
| AZZAZ et al. | FPGA HW/SW codesign approach for real-time image processing using HLS | |
| Filkorn | A method for symbolic verification of synchronous circuits | |
| CN102893282A (zh) | 用于在综合期间执行异步和同步复位去除的方法以及设备 | |
| US9058452B1 (en) | Systems and methods for tracing and fixing unknowns in gate-level simulation | |
| Ong et al. | Automatic mapping of multiple applications to multiple adaptive computing systems | |
| US11900135B1 (en) | Emulation system supporting representation of four-state signals | |
| JPH03216764A (ja) | ディレイ情報記憶方式 | |
| JP2001076020A (ja) | 活性化パスシミュレーション装置及び活性化パスシミュレーション方法 | |
| JP2781081B2 (ja) | 並列演算機構による論理演算方法 | |
| JPH0195365A (ja) | クリティカルパスの解析処理方式 | |
| Mahzoon et al. | Reverse Engineering | |
| Kang et al. | Accurate logic simulation by overcoming the unknown value propagation problem | |
| JP2008117398A (ja) | 選言的遷移関係分解に基づく検証 | |
| JPH09259172A (ja) | 論理シミュレーション用モデルの作成方法 | |
| Mironov et al. | Structurally synthesized multiple input BDDs for speeding up logic-level simulation of digital circuits | |
| Ubar et al. | Structurally synthesized multiple input BDDs for simulation of digital circuits | |
| Trost et al. | Programmable prototyping system for image processing | |
| JPH06162131A (ja) | 大規模集積回路の故障シミュレーション方式 | |
| JPH10154171A (ja) | 組合せ論理回路における逆論理展開方式 | |
| CN117952160A (zh) | 一种神经网络计算系统集成芯片 |