JPH03216892A - 半導体メモリおよび半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体メモリに関し、特に、そのメモリセル
へのデータの書き込み制御に関するものである。

［従来の技術コ 従来の半導体メモリに於けるデータの読み出し回路およ
びデータの書き込み回路としては、アイ・エス・エス・
シー・シー，　ダイジェストオブテクニカル　ペーパー
ズ，第１８６頁から第１８７頁，１９８８年（Ｉ　Ｓ　
ＳＣＣ，　Ｄｉｇｅｓｔ　ｏｆＴｅｃｎｉｃａｌ　Ｐａ
ｐｅｒｓ，ＰＰ．１　８　６　−　Ｌ　８　７，１　９
　８　８）に於いて論じられているものが知られている
。

第７図に，この従来の半導体メモリにおける読み出し回
路およびデータの書き込み回路の概略図を示す。

図中、１はデータ線負荷回路、Ｄ、／Ｄはデー夕線対、
ＷＬはワード線、２はメモリセル、１０１　（Ｍｌ），
１０２　（Ｍ２）は書き込み用のトランスファーゲート
、Ｍ３、Ｍ４は読み呂し用のトランスファーゲート、３
はカラム選択信号／Ｙｉと書き込み制御信号／Ｗを入力
とする２人力ＮＯＲゲート、４はアドレスＡｏ−Ａｎに
ょリカラム選択信号／Ｙｉを発生するデコーダ回路、１
ｏはメモリセルのデータを読み出すための共通読み出し
線、１１はメモリセルヘデータを書き込むための共通書
き込み線である６ 共通読み出しｇｉｏ、および、共通書き込み線１１へは
、複数カラムのデータ線が読み出し用トランスファーゲ
ート１０３　（Ｍ３）．１０４（Ｍ４）および、書き込
み用トランスファーゲート１０１　（Ｍｌ），１０２　
（Ｍ２）を介して接続されている。

以下，この従来技術に係る半導体メモリの動作について
、説明する。

メモリセルからのデータの読み出し動作は、ワードＩ！
ＷＬの立上がりによりメモリセル２に保持されたデータ
がデータ線対Ｄ．／Ｄに電位差となって現れる。

この場合、読み出しサイクルであるから、書き込み制御
信号／ＷはＨ　ｉｇｈ、また力ラム選択信号／Ｙｉは選
択されているためＬｏｔｉである。したがって，書き込
み用トランスファーゲート１０１（Ｍｌ）　、１０２　
（Ｍ２）はＯＦＦ、読ミ出シ用トランスファーゲート１
０３　（Ｍ３）．１０４（Ｍ４）はＯＮとなり、データ
線対Ｄ、／Ｄに現れた電位差は共通読み出し線１ｏへ伝
搬され読み出される。

一方、データの書き込み動作時では、書き込み制御信号
／Ｗおよび、カラム選択信号／Ｙエが共にｌｏｗとなる
ため、書き込み用トランスファーゲート１０１　（Ｍｌ
）．１０２　（Ｍ２）および、読み出し用トランスファ
ーゲート１０３　（Ｍ３）．１０４（Ｍ４）が全てＯＮ
となる。

共通書き込み線１１に書き込まれたデータは、書き込み
用トランスファーゲート１０１（Ｍｌ）、１０２　（Ｍ
２）を介しデータ線対Ｄ、／Ｄへ伝搬され，ｉ！！択さ
れているワード線ＷＬのメモリセル２へ書き込まれる。

また書き込まれたデータは、データ線から読み出し用ト
ランスファーゲート１０３　（Ｍ３）、１０４　（Ｍ４
）を介し共通読み出し１１０へも伝搬される。

以上のように、従来の半導体メモリにおいてメモリセル
２の読み出し，および、書き込みが実現されていた。

［発明が解決しようとする課題］ 従来技術に係る半導体メモリは、前述したように構成さ
れているめ，共通読み出し線を、メモリセルへのデータ
書き込みが発生する度に充放電していた。

しかし，複数カラムが接続されているため重負荷となっ
ている共通読み出し線を，メモリセルへのデータ書き込
みが発生する度に充放電することは、書き込みに要する
時間の増大を招くという問題があった。

また、メモリセルへのデータ書き込みが終了した場合、
メモリセルへの誤まったデータの書き込みや、書き込み
直後の読み出し時間の遅れを防止するため、データ線を
書き込み時の電位から読み出し時の電位までリカバリし
なければならないが、従来技術では、データ線と共に重
負荷の共通読み出し線の電位もリカバリしなければなら
ず、リカバリに要する時間の増大を招くという問題があ
った。

半導体メモリの大容量化は共通読み出し線の負荷の増大
を招くため、近年の半導体メモリの大容量化および高速
アクセス化の要請の下、かかる問題は重大である。

また低消費電力化の要請にも反する。

そこで、本発明は，半導体メモリにおいて，メモリセル
へのデータの書き込み時間の高速化を目的とし、また，
データ線リカバリ時間の高速化を目的とする。

［課題を解決するための手段コ 前記目的達成のために、本発明は、メモリセルと、メモ
リセルにデータを書き込む為の書き込み線と、メモリセ
ルのデータを読み出す為の読み出し線と、メモリセルに
接続し、かつ、メモリセルよりのデータ読み出し時に接
続しメモリセルへのデータ書き込み時に遮断する第１の
電子スイッチを介して読み出し線に接続され、かつ、メ
モリセルへのデータ書き込み時に第２の電子スイッチを
介して前記書き込み線に接続されるデータ線と、データ
書き込み時にデータ線と読み出し線を接続する前記第１
の電子スイッチを遮断する手段と，を有することを特徴
とする第１の半導体メモリを提供する。

また、本発明は、前記目的達成のために、メモリセルと
、メモリセルにデータを書き込む為の書き込み線と、メ
モリセルのデータを読み出す為の読み出し線と，メモリ
セルに接続し、かつ、メモリセルよりのデータ読み出し
時およびメモリセルへのデータ書き込み時に接続する第
１の電子スイッチとメモリセルへのデータ書き込み時に
遮断する第２の電子スイッチとを介して読み出し線に接
続され、かつ、メモリセルへのデータ書き込み時に接続
する第３の電子スイッチを介して前記書き込み線に接続
されるデータ線と、有することを特徴とする第２の半導
体メモリを提供する。

また、前記目的達成のために、マトリクス状に配列した
メモリセルよりなるメモリセルアレイと、メモリセルを
選択するアドレスデコーダと、各メモリセルにデータを
書き込む為の共通書き込み線と、各メモリセルのデータ
を読み呂す為の共通読み出し線と、メモリセルよりのデ
ータ読み出し時に選択されたメモリセルのデータ線を前
記共通読み出し線に接続し、メモリセルへのデータ書き
込み時に選択されたメモリセルのデータ線と前記共通読
み出し線とを遮断する手段と、メモリセルヘのデータ書
き込み時に選択されたメモリセルのアータ線を前記共通
書き込み線に接続する手段と、を有することを特徴とす
る第３の半導体メモリを提供する。

なお、１チップＣＰＵやキャッシュメモリＬＳＩや他コ
ントローラＩＣ等の半導体集積回路は、前記第１、２ま
たは３の半導体メモリを内臓することが望ましい。また
，コンピュータ等の情報処理装置は、そのメモリとして
前記第１、２または３の半導体メモリを備えることが望
ましい。

［作　用］ 本発明に係る第１の半導体メモリによれば，第１の電子
スイッチは、メモリセルよりのデータ読み出し時にデー
タ線と読み出し線を接続し、メモリセルへのデータ書き
込み時には遮断する。また、第２の電子スイッチは、メ
モリセルへのデータ書き込み時にデータ線と書き込み線
を接続する。

また，本発明に係る第２の半導体メモリによれば、第１
の電子スイッチはメモリセルよりのデータ読み出し時お
よびメモリセルへのデータ書き込み時に接続し、第２の
電子スイッチはメモリセルへのデータ書き込み時に遮断
する。したがい，データ線と読み出し線は，メモリセル
よりのデータ読み出し時に接続する。また、第３の電子
スイッチは、メモリセルへのデータ書き込み時にデータ
線と書き込み線を接続する。

また、本発明に係る第３の半導体メモリによれば、メモ
リセルよりのデータ読み出し時に選択れたメモリセルの
データ線を前記共通読み出し肩に接続し，メモリセルへ
のデータ書き込み時に元択されたメモリセルのデータ線
と前記共通読みとし線とを遮断する。また、メモリセル
へのデーづ書き込み時に選択されたメモリセルのデータ
線ｋ前記共通書き込み線に接続する。

以上のように、第１、２、３の半導体メモリレ４よれば
、データ書き込み時に於いて、データ線と共通読み出し
線間を遮断するので、共通書き込２線の電位変化は負荷
の重い共通読み出し線へはＵ搬されない。

すなわち、負荷の重い共通読み出し線は書きだみ時にデ
ータ線から切り離され電位は変化しない。

したがって、書き込み時に於いては、充放電する負背の
総容量が減るため書き込み時間が高速化できる。また，
リカバリ時に於いては、共通読み出し線の電位は変化し
ないためリカバリするのはデータ線だけで良く、結果的
にりカバリ時間が高速化できる。

また、前記第１、２または３の半導体メモリを内臓した
１チップＣＰＵやキャッシュメモリＬＳＩ等の半導体集
ｆ＠路や、そのメモリとして前記第１、２または３の半
導体メモリを備えたコンピュータ等の情報処理装置は、
メモリの高速アクセスが可能であり、よって、その高性
能化を図ることができる。

（以下余白） ［実施例コ 以下、本発明に係る半導体メモリの第１の実施例につい
て説明する。

第１図に、本第１実施例に係る半導体メモリの読み出し
回路およびデータの書き込み回路の構成を示す。

図中、１はデータ線負荷回路、Ｄ、／Ｄはデータ線対、
ＷＬはワード線、２はメモリセル、１０１　（Ｍｌ）．
１０２　（Ｍ２）は書き込み用のトランスファーゲート
、１０３　（Ｍ３）．１０４（Ｍ４）は読み出し用のト
ランスファーゲート、３はカラム選択信号／Ｙｉと書き
込み制御信号／Ｗを入力とする２人力Ｎ　Ｏ　Ｒゲート
、ＶＣＣは電源電圧を示す。

また、１０５（Ｍ５）は書き込み制御信号／ＷがＬｏｗ
の時１０３　（Ｍ３）．１０４　（Ｍ４）のゲート電圧
をＨｉｇｈレベルへ上げるプルアンプＭＯＳ、１０６　
（Ｍ６）は書き込み制御信号／ＷがＨｊｇｈの時カラム
選択信号／Ｙｉの信号を１０３（Ｍ３）．１０４　（Ｍ
４）のゲートへ伝えるトランスファーゲート、４はアド
レスＡｏ−Ａｎによりカラム選択信号／Ｙｉを発生する
デコーダ回路、１０はメモリセルのデータを読み出すた
めの共通読み出し線、１１はメモリセルヘデータを書き
込むための共通書き込み線である。共通読み出し線１ｏ
および、共通書き込み線上１へは、図外の異なる複数の
カラムのメモリセルのデータ線が読み出し用トランスフ
ァーゲート１０３　（Ｍ３）、１０４　（Ｍ４）および
、書き込み用トランスファーゲート１０１　（Ｍｌ）．
１０２　（Ｍ２）を介して接続されている。

以下、その動作について説明する。

メモリセルからのデータの読み出し動作は、まずワート
線ＷＬの立上がりによるメモリセル２に保持されたデー
タがデータ線対Ｄ、／Ｄに電位差となって現れる。

この場合、読み出しサイクルであるから書き込み制御信
号／ＷはＨ　ｉｇｈ、また力ラム選択信号／Ｙｉは選択
されているためＬｏｗである。

したがって２人力ＮＯＲゲート３の出力はＬｏｗとなり
、書き込み用トランスファーゲート１０１（Ｍｌ）．１
０２　（Ｍ２）はＯＦＦとなる。

また．トランスファーゲートＭ６はＯＮとなるため，カ
ラム選択信号／Ｙ．はトランスファーゲートＭ６を介し
て１０３　（Ｍ３）．１０４　（Ｍ４）のゲートへ伝搬
され、読み出し用トランスファーゲート１０３　（Ｍ３
）．１０４　（Ｍ４）はＯＮとなる。こうしてデータ線
対Ｄ、／Ｄに現れた電位差は共通読み出し線１０へ伝搬
され読み出される。

一方、データの書き込み動作時では、書き込み制御信号
／Ｗおよび、カラム選択信号／Ｙエは共にＬＯＩｌｌで
ある。それにより２人力Ｎ　Ｏ　Ｒゲート３の出力はＨ
　ｉｇｈとなり，書き込み用トランスファーゲート１０
１　（Ｍｌ）　、１０２　（Ｍ２）はＯＮする。また、
書き込み制御信号／Ｗによりトランスファーゲート１０
６　（Ｍ６）はＯＦＦ、プルアノプＭＯＳ　　１０５（
Ｍ５）はＯＮとなり、ゲート電圧がプルアップされた読
み出し用トランスファーゲート１０３　（Ｍ３）　．　
１０４　（Ｍ４）はＯＦＦとなる。したがって、共通書
き込み線１１へ書き込まれたデータは、書き込み用トラ
ンスファーゲート１０１　（Ｍｌ）　、１０２　（Ｍ２
）を介しデータ線対Ｄ、／Ｄへ伝搬され、メモリセル２
へ書き込まれる。

以上、本第１実施例によれば、読み出し用トランスファ
ーゲート１０３　（Ｍ３）．１０４　（Ｍ４）をＯＦＦ
する制御を、書き込み制御信号／Ｗで強制的に行なうこ
とができ、データ書き込み時に於いて、データ線対Ｄ、
／Ｄへ書き込まれたデータが共通読み出し線１０へ伝搬
されることがない。

したがい、データ線を介してメモリセルヘ書き込まれた
データは、負荷容量の重い共通読み出し線へは伝搬され
ない６すなわち共通読み出し線の電位はデータ書き込み
によって変化することがないので、書き込み時に於いて
は、充放電する負荷の総容量が減り書き込み時間が高速
化できる効果がある。また、データ線等を書き込み直後
の電位から読み出し可能な電位まで復帰させるリカバリ
時においては，共通読み出し線の電位はデータ読み出し
時の電位から変化していないため、リカバリするのはデ
ータ線だけで良く，結果的にリカバノ時間が高速化でき
る効果がある。

次に、本実施例に係る半導体メモリの第２の実施例にっ
て説明する。

第２図に本第１実施例に係る半導体メモリの読み出し回
路およびデータの書き込み回路の構成を示す。

図中、第１実施例で示した（第１図参照）半導体メモリ
と同一部分には，同一の符号を付して示し、説明を省略
する。

１０３　（Ｍ３）．１０４　（Ｍ４）はカラム選択信号
／Ｙｉによって制御される第１の読み出し用トランスフ
ァーゲート、１０７　（Ｍ７）．１０８（Ｍ８）は書き
込み制御信号／Ｗの反転信号によって制御される第２の
読み出し用トランスファーゲート、５は書き込み制御信
号／Ｗを反転出力するインバータ回路である。

以下，その動作について説明する。

メモリセルからのデータの読み出し動作は，まずワード
線ＷＬの立上がりによりメモリセル２に保持されたデー
タがデータ線対Ｄ．／Ｄに電位差となって現れる。

この場合、読み出しサイクルであるから書き込み制御信
号／ＷはＨ　ｉｇｈ、また，カラム選択信号／Ｙｉは選
択されているためＬｏｗである。したがって２人力ＮＯ
Ｒゲート３の出力はＬｏｔｇとなり、書き込み用トラン
スファーゲー｝−１０１　（Ｍｌ）、１０２（Ｍ２）は
ＯＦＦとなる。

また、第１の読み出し用トランスファーゲート１０３　
（Ｍ３）　、１０４　（Ｍ４）は、カラム選択信号／Ｙ
ｉがＬｏｗの為ＯＮとなり、第２の読み出し用トランス
ファーゲート１０７　（Ｍ７）１０８　（Ｍ８）は，書
き込み制御信号／Ｗの反転信号がＬｏｗの為ＯＮとなる
６ したがって、データ線対Ｄ、／Ｄに現れた電位差は、第
１の読み出し用トランスファーゲート１０１　（Ｍｌ）
．１０２　（Ｍ２）および、第２の読み出し用トランス
ファーゲート１０７（Ｍ７）、１０８（Ｍ８）を介して
、共通読み出し線１０へ伝搬され読み出される。

一方、データの書き込み動作時は、書き込み制御信号／
Ｗおよび、カラム選択信号／Ｙｉは共にＬｏｗである。

それにより、２人力ＮＯＲゲート３の出力はＨ　ｉｇｈ
、書き込み制御信号／Ｗの反転信号はＨｉｇｈとなる。

したがって、書き込み用トランスファーゲート１０１　
（Ｍｌ）．１０２　（Ｍ２）はＯＮ，第１の読み出し用
トランスファーゲート１０３　（Ｍ３）、１０４　（Ｍ
４）もＯＮ、第２の読み呂し用トランス’７７−ゲート
１０７　（Ｍ７）　、１０８　（Ｍ８）はＯＦＦとなり
、共通書き込み線１１へ書き込まれたデータは、書き込
み用トランスファーゲート１０１　　（Ｍｌ）．１０２
　（Ｍ２）を介しデータ線対Ｄ、／Ｄへ伝搬され、メモ
リセル２へ書き込まれる。

すなわち、書き込み時に於いて、第１の読み出し用トラ
ンスファーゲート１０３　（Ｍ３）１０４　（Ｍ４）と
直列に設けられた第２の読み出し用トランスファーゲー
トを強制的にＯＦＦにでき、データ線対Ｄ、／Ｄへ書き
込まれたデータが共通読み出し線１ｏへ伝搬されること
がない。

以上、本第２の実施例によれば、第１の読み出し用トラ
ンスファーゲート１０３　（Ｍ３）１０４　（Ｍ４）と
、第２の読み出し用トランスファーゲート１０７　（Ｍ
７）　、１０８　（Ｍ８）を直列に接続している為、前
記第１の実施例に比べ、読み出し遅延時間が大きいが、
第１実施例に比べ簡易な制御で、前記第１の実施例と同
様に、データ線を介してメモリセルヘ書き込まれたデー
タの、負荷容量の重い共通読み出し線への伝搬を排除で
きる。

すなわち、共通読み出し線の電位はデータ書き込みによ
って変化することがないので、書き込み時に於いては、
充放電する負荷の総容量が減り書き込み時間が高速化で
きる効果がある。また、データ線等を書き込み直後の電
位から読み出し可能な電位まで復帰させるリカバリ時に
おいては、共通読み出し線の電位はデータ読み出し時の
電位から変化していないため、リカバリするのはデータ
線だけで良く、結果的にリカバリ時間が高速化できる効
果がある。

ここで、以上の実施例に係る読み出し回路およびデータ
の書き込み回路を用いた半導体メモリの全体の構成を、
第１の実施例で示した読み出し回路およびデータの書き
込み回路を用いた場合を例に取り説明する。

第３図に、本実施例に係る半導体メモリの全体構成を示
す。

図中、Ａ．はＸ系のアドレス信号、ＡＹはＹ系のアトレ
ス信号、Ｄｏｕｔは出力信号、Ｄｉｎは入力信号、／Ｃ
Ｓはチップセレクト信号、／ＷＥはライトイネーブル信
号、１０１はＸ系のアドレスバッファ、１０５はＹ系の
アドレスバッファ、１０２は出力バッファ、１０３は入
カバッファ、１０４はチップセレクト信号／ＣＳとライ
トイネーブル信号／ＷＥより書き込み制御信号／Ｗｌお
よび、／Ｗ２を発生するコントロール回路、１０６はメ
モリセルから読み出された微小電圧を増幅するセンスア
ンプ、１５０〜１５ｍはＸ系アドレスバッファ出力１３
０をデコードするデコーダ回路、１６０〜１６ｍはワー
ド線ドライバ、ＷＬｏ〜Ｗ　Ｌ　ｍはワード線、１１５
は入カバッファ出力を反転するインバータ回路、１１６
，１１７は入力バッファ出力と書き込み制御信号／Ｗ２
を入力とする２人力ＮＯＲ回路、１１８，１１９は書き
込みドライバ１７０、１７ｎはＹ系アドレスバッファ出
力１３１をデコードするデコーダ回路、１はデータ線負
荷回路、ＤＯ、／Ｄｏ＝Ｄｎ、／Ｄｎはデータ線対、２
はメモリセル、１０１０　（Ｍｌ）、１０２０　（Ｍ２
）　〜１０１ｎ　　（Ｍｌ）　、１０２ｎ（Ｍ２）は書
き込み用トランスファーゲート、１０３０　（Ｍ３）　
、１０４０　（Ｍ４）−１０３ｎ（Ｍ３）．１０４ｎ　
（Ｍ４）は読み出し用トランスファーゲート．１８０〜
１８ｎはカラム選択信号／Ｙｏ〜／Ｙｎを反転出力する
インバータ回路，ＶＣＣは電源電圧、１０５０（Ｍ５）
　、１０５ｎ（Ｍ５）は書き込み制御信号／ＷｌがＬｏ
ｔｉの時、読み出し用トランスファーゲート１０３０　
（Ｍ３）１０４０　　（Ｍ４）　　−　　１０３ｎ　　
（Ｍ３）１０４ｎ（Ｍ４）のゲート電圧をＨ　ｉｇｈレ
ベルヘ上げるプルアップＭＯＳ、１０６０　（Ｍ６）〜
１０６ｎ　（Ｍ６）は書き込み制御信号／ＷｌがＨｉｇ
ｈの時、カラム選択信号／Ｙｏ〜／Ｙｎの信号を読み出
し用トランスファーゲート１０３０（Ｍ３）　、１０４
０　（Ｍ４）　〜１０３ｎ　（Ｍ３）、１０４ｎ（Ｍ４
）へ伝えるトランスファーゲート、ＣＤ（Ｒ）、／ＣＤ
（Ｒ）は共通読み出し線対、ＣＤ（Ｗ）、／　Ｃ　Ｄ　
（Ｗ）は共通書き込み線対である。

以下、半導体メモリの動作を、半導体メモリの入出力信
号および内部信号の遷移を示した第４図を参照しながら
説明する。

／ＣＳ信号がＬｏｔｅ、／ＷＥ信号がＬＯυの書き込み
サイクルに於いて、書き込み制御信号／Ｗｌ、／Ｗ２は
共にＬｏｗとなる。入カバッファ１０３より入力された
データは、１１６および、１１７の２人力ＮＯＲ回路を
経て書き込みドライバ１１８および、１１９により，共
通書き込み線対ＣＤ（Ｗ）、／　Ｃ　Ｄ　（Ｗ）へ書き
込まれる。

共通書き込み線対Ｃ　Ｄ　（Ｗ）、／　Ｃ　Ｄ　（Ｗ）
へ書き込まれたデータは、ワード線ＷＬｏ〜ＷＬｎおよ
び、カラム選択信号／Ｙｏ〜／Ｙｎにより選ばれた１つ
のメモリセルへ、書き込み用トランスファーゲート　　
　１０１０　　　　　（Ｍｌ）　　　　．　　　　　１
０２０　　　　　（Ｍ２）　　　　−１０１ｎ　（Ｍｌ
）　、１０２ｎ　（Ｍ２）を介して書き込まれる。この
時、読み出し用トランスファーゲート１０３０　（Ｍ３
）　　１０４０　（Ｍ４）〜１０３ｎ　（Ｍ３）＋　１
０４ｎ　（Ｍ４）は、そのゲート電圧が書き込み制御信
号／Ｗｌを受けたプルアップＭＯＳ　　１０５０（Ｍ５
）　〜１０５ｎ（Ｍ５）によりＨ　ｉｇｈレベルにプル
アップされているため、全てＯＦＦとなり、共通読み出
し線対ＣＤ（Ｒ）、／ＣＤ（Ｒ）へはデータは書き込ま
れない。

一方、／ＣＳ信号がＬｏｗ、／ＷＥ信号がＨ　ｉｇｈの
読み出しサイクルに於いては、書き込み制御信号／Ｗｌ
．／Ｗ２は共にＨ　ｉｇｈとなる。

すなわち、カラム選択信号／Ｙｏ〜／Ｙｎはトランスフ
ァーゲート１０６０　（Ｍ６）　〜１０６ｎ（Ｍ６）を
介して読み出し用トランスファーゲートのゲートへ伝搬
され、共通書き込み線対ＣＤ（Ｗ）、／　Ｃ　Ｄ　（Ｗ
）は強制的にＨｉｇｈレベルとなる。

したがって、ワード線Ｗ　Ｌ　ｏ　＝　Ｗ　Ｌ　ｒａお
よび、カラム選択信号／Ｙｏ〜／Ｙｎにより選択された
１つのメモリセルのデータは、読み呂し用トランスファ
ーゲート１０３０　（Ｍ３）．１０４０　（Ｍ４）−１
０３ｎ　（Ｍ３）．１０４ｎ　（Ｍ４）を介して共通読
み出し線ＣＤ（Ｒ）、／　Ｃ　Ｄ　（Ｒ）へ読み出され
，センスアンプ１０６により増幅され出力される。

この場合、書き込み用トランスファーゲート１０１０　
（Ｍｌ）．１０２０　（Ｍ２）　〜１０１ｎ（Ｍｌ）．
ｌ０２ｎ　（Ｍ２）は、ゲート、ソース間にＮＭＯＳを
ＯＮさせるだけのバイアス電圧がかからないため全てＯ
ＦＦとなる。

次に，第５図に前記データ線負荷回路１の構成例を示す
。

図中、ｖＣＣは電源電圧、ＧＮＤは接地電位、５０１−
５０４はＰＭＯＳＦＥＴ．Ｗ３は書き込み制御信号、Ｄ
、／Ｄはデータ線対である。

データ線負荷回路において、読み出しサイクルに於いて
は，書き込み制御信号Ｗ３はＬＯ−レベルとなり、ＰＭ
ＯＳＦＥＴ　　５０１，５０２および、５０３、５０４
は全てＯＮＬデータ線対Ｄ、／Ｄは強力にプルアップさ
れる。

また、書き込みサイクルに於いては、書き込み制御信号
Ｗ３はＨ　ｉｇｈレベルとなりＰＭＯＳＦＥＴ　　５０
３、５０４はＯＦＦする。

したがって，データ線対Ｄ、／Ｄは常時ＯＮＬ，ている
ＰＭＯＳＦＥＴ　　５０１、５０２により弱くプルアッ
プされる。

次に、第６図にメモリセル２の構成例を示す。

図中に於いて、ＷＬはワー口ＬＤ、／Ｄはデータ線対．
ＶＣＣは電源電圧、ＧＮＤは接地電位、Ｒ１、Ｒ２は高
抵抗，６０１〜６０４はＮＭＯＳＦＥＴである。

このメモリセルからのデータの読み出しおよび、メモリ
セルへのデータの書き込みは、ワード線ＷＬがＨｉｇｈ
レベルになり、ＮＭＯＳＦＥＴ６０１および、６０２が
ＯＮして行なわれる。

以上、本実施例に係る半導体メモリにおいて、データ線
を介してメモリセルへ書き込まれたデー夕は、負荷容量
の重い共通読み出し線へは伝搬されない。すなわち共通
読み出し線の電位はデータ書き込みによって変化するこ
とがないので、書き込み時に於いては、充放電する負荷
の総容量が減り書き込み時間が高速化でき、また，デー
タ線等を書き込み直後の電位から読み出し可能な電位ま
で復帰させるリカバリ時においては、共通読み出し線の
電位はデータ読み出し時の電位から変化していないため
、リカバリするのはデータ線だけで良く、結果的にリカ
バリ時間が高速化できることを示した。

［発明の効果］ 以上、本発明によれば、メモリセルへのデータの書き込
み時間を高速化できる半導体メモリを提供でき、また、
データ線リカバリ時間を高速化できる半導体メモリを提
供することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る半導体メモリの読み
出し回路およびデータの書き込み回路の構成を示す回路
図、第２図は第２の実施例に係る半導体メモリの読み出
し回路およびデータの書き込み回路の構成を示す回路回
、第３図は本実施例に係る半導体メモリの全体構成を示
す回路図、第４図は半導体メモリの動作を示すためのタ
イミングチャート、第５図はデータ線負荷回路の構成を
示す回路図、第６図はメモリセルの構成を示す回路図、
第７図は従来技術に係る半導体メモリの読み出し回路お
よびデータの書き込み回路の構成を示す回路図である。 １・・データ線負荷回路、２・・・メモリセル、１０１
，１０２・・・書き込み用トランスファーゲート、１０
３、１０４、１０７．１０８・・・読み出し用トランス
ファーゲート、１０・・・共通読み出し線，１１・・・
共通書き込み線。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルと、メモリセルにデータを書き込む為の
   書き込み線と、メモリセルのデータを読み出す為の読み
   出し線と、メモリセルに接続し、かつ、メモリセルより
   のデータ読み出し時に接続しメモリセルへのデータ書き
   込み時に遮断する第１の電子スイッチを介して読み出し
   線に接続され、かつ、メモリセルへのデータ書き込み時
   に第２の電子スイッチを介して前記書き込み線に接続さ
   れるデータ線と、データ書き込み時にデータ線と読み出
   し線を接続する前記第１の電子スイッチを遮断する手段
   と、を有することを特徴とする半導体メモリ。 ２、メモリセルと、メモリセルにデータを書き込む為の
   書き込み線と、メモリセルのデータを読み出す為の読み
   出し線と、メモリセルに接続し、かつ、メモリセルより
   のデータ読み出し時およびメモリセルへのデータ書き込
   み時に接続する第１の電子スイッチとメモリセルへのデ
   ータ書き込み時に遮断する第２の電子スイッチとを介し
   て読み出し線に接続され、かつ、メモリセルへのデータ
   書き込み時に接続する第３の電子スイッチを介して前記
   書き込み線に接続されるデータ線と、有することを特徴
   とする半導体メモリ。 ３、マトリクス状に配列したメモリセルよりなるメモリ
   セルアレイと、メモリセルを選択するアドレスデコーダ
   と、各メモリセルにデータを書き込む為の共通書き込み
   線と、各メモリセルのデータを読み出す為の共通読み出
   し線と、メモリセルよりのデータ読み出し時に選択され
   たメモリセルのデータ線を前記共通読み出し線に接続し
   、メモリセルへのデータ書き込み時に選択されたメモリ
   セルのデータ線と前記共通読み出し線とを遮断する手段
   と、メモリセルへのデータ書き込み時に選択されたメモ
   リセルのデータ線を前記共通書き込み線に接続する手段
   と、を有することを特徴とする半導体メモリ。 ４、請求項１、２または３記載の半導体メモリを有する
   ことを特徴とする半導体集積回路。