JPH03216899A - 組み込み自己テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリの組み込み自己テスト回路に関
する。

（従来の技術） 半導体メモリが大規模化するにつれて、その動作をテス
トするための時間が増し、コストの増大につながってい
る。この問題を解決する一法として、半導体メモリチッ
プ上に、自身のテスト回路、すなわち自己テスト回路を
搭載するという試？がある。これを組み込み自己テスト
方式と口■ぶ。この方式によれば、メモリチップを多数
並タしてテストを行うことが容易にでき、テスト時ｎが
短縮できる。また、メモリテスタの機能を一音肩代わり
するため、メモリテスタのコストを削かすることもでき
る。

組み込み自己テスト回路を搭載したメモリとして、例え
ば１９８７年１０月発行のアイ．イー．イー．イージャ
ーナル・オブ・ソリッド・ステート・サーキッ目１（Ｉ
ＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ　ＳＴＡＴ
Ｅ　ＣＩＲＣＵＩＴＳＶｏｌ．　ＳＣ−２２，　Ｎｏ．
　５，　ＯＣＴ．　１９８７　ＰＰ．　６６３−６６８
に掲載さゎている論文”Ａ　６０−ｎｓ　４−Ｍｂｉｔ
　ＣＭＯＳ　ＤＲＡＭ　ｗｉｔｌＢｕｉｌｔ−ＩｎＳｅ
ｌｆ−Ｔｅｓｔ　Ｆｕｎｃｔｉｏｎ”　Ｔ．　Ｏｈｓａ
ｗａ　ｅｔ．　ａｌ．）にガされているものがある。こ
の組み込み自己テストの概念を、第８図に示す回路ブロ
ック図を用いて鋭明する。

第８図において、一点鎖線より上方が通常のメモノ回路
８０１のブロソク図、下方が自己テスト回斃８０３のブ
ロック図である。図中、丸印は、チップタネ部に出てい
る信号ピン端子を示す。また、細矢印はチップ内部での
信号の流れの様子を示し、太矢印はアドレス及びデータ
の流れを示している。

まず、第８図のメモリ回路８０１について説明する。チ
ップ外部から人力されるアドレスは、アドレスバッファ
８０５とｘ，　ｙデコーダ８０７、８０９　ニよってデ
コードされ、メモリセルアレイ８１１の中から目的のメ
モリセルを選択する。データ読み出し時には、選択され
たメモリセルがら読み出されたデータがデータアンプ８
１３、入出力バッファ８１５を通り、データ出力ピンか
らチップ外部へ出刀される。また、データ書き込み時に
は、データ人力ピンからデータが入力され、大カバッフ
ァ８１５、データアンプ８１３を経由して、選択された
メモリセルヘ書き込まれる。

次に、第８図の自己テスト回路８０３について説明する
。ここでいう「テスト」とは、メモリセルに、あるデー
タを書き込み、その後データを読み出して、メモリの記
憶動作が正常であるかを確認する、いわゆる機能テスト
のことである。チップ外部から自己テスト開始信号を入
力するとこのメモリチソプは自己テストモードに入り、
以後自己テスト基準信号をもとに、自己テスト制御回路
８２０がテストパターン発生回路８２２、比較回路８２
４を制御し、テストパターンの書き込み、読み出しと期
待値との比較というテストの一連の手順を進行させる。

自己テスト中、メモリセルがらの読み出しデータと期待
値データとの不一致が検出された場合には、エラー信号
（エラーフラッグ）をチップ外部に出力する。テスト終
了後、テスト終了信号を出力し、外部に知らせる。

以上の自己テスト回路をメモリチップに搭載することに
より、冒頭に述べたように、多数チップを並列にテスト
することによるテスト時間の短縮と、メモリテスタの機
能の屑代わりにより、テストに要するコストの削減を図
ることができる。

（発明が解決しようとする課題） しかし、従来の自己テスト回路では、メモリの良品と不
良品の選別において極めて重要なテストの一つである、
記憶情報保持時間のテストは不可能であった。記憶情報
保持時間のテストとは、メモリセルにデータを書き込ん
だ後、メモリセルヘのデータの書き直しを行わずに記憶
情報を保持している時間が、規格を満足しているかにつ
いて調べるテストであり、一般にホールドテストと呼ば
れている。

本発明の目的は、従来からある機能テストを行う組み込
み自己テストを搭載したメモリに、チップ外部からの制
御信号によりホールドテストを可能とする機能を実現す
ることにある。

（課題を解決するための手段） 本発明は、半導体メモリの動作をテストするためのアド
レス及び期待値データを発生するテストパターン発生手
段、前記半導体メモリのメモリセルから読み出したデー
タと前記期待値データとを比較し、この比較結果を前記
半導体メモリチップ外部に知らせる比較手段、前記テス
トパターン発生手段と比較手段の動作を制御する自己テ
スト制御手段、メモリセルへの前記テストパターン発生
手段を用いたデータ書き込みが終了したか否かをメモリ
チップ外部に知らせるテストパターン書き込み終了判定
手段、前記自己テスト制御手段及びテストパターン発生
手段及び比較手段それぞれの内部状態を保持する自己テ
スト状態保持手段、からなる組み込み自己テスト回路を
、前記半導体メモリチップ上に設け、この組み込み自己
テスト回路を用いてテストを行う際に、テストパターン
のメモリセルへの書き込みが終了した後、前記テストパ
ターン書き込み終了判定回路から出力される信号によっ
てメモリセルへのテストパターンの書き込み終了を検知
し、メモリチップ外部からの制御信号で自己テストの進
行を一定時間停止し、その後この自己テストを再開させ
て前記半導体メモノのメモリセルの記憶情報保持時間の
テストを行う手段を有する組み込み自己テスト回路から
なる。

（作用） 本発明の組み込み自己テスト回路では、テストパターン
書き込み終了判定手段によりメモリセルへのテストパタ
ーン書き込み終了をチップ外部で検知することができ、
かつ、自己テスト状態保持手段により、テスト中断時に
自己テスト回路の内部状態を保持できる。この２つの機
能により、メモリセルへのテストパターン終了を検知し
た後、自己テストによるテスト手順を先に進めずに一定
時間おいて、動作再開することができる。従って、デー
タ書き込み終了信号検知後、自己テストの進行を一時停
止し、規格のホールド時間だけメモリセルへのアクセス
を止め、その後自己テストを再開して、メモリセルから
のデータの読み出し及び期待値との比較を行うという方
法により、従来の組み込み自己テストのように単なる機
能テストのみならず、メモリのホールドテストが可能と
なる。

（実施例） 次に本発明の具体的な実施例を図面を用いて説明する。

ホールドテストは、基本的には次の手順でテストが行わ
れる。

（ａ）メモリセルに、あるデータを書き込む。

（ｂ）一定時間放置する（データの書き直しを行わない
）。

（ｅ）メモリセルからデータを読み出し、（ａ）で書き
込んだデータ（期待値）が保持されているかどうかを調
べる。

上記（ａ）から（Ｃ）の手順を、本発明の組み込み自己
テスト回路で行う方法を述べる。

第１図に、本発明の組み込み自己テスト回路を搭載した
メモリのブロック構成を、第２図に第１図の回路の動作
タイミング波形を示す。

最初に、メモリチップに自己テスト開始信号を人力する
と、該メモリは通常の読み出しまたは書き込みモードか
ら、自己テストモードに入る。この自己テストモード中
では、自己テスト回路１０３から発生されるアドレス及
びデータのみが有効となり、チップ外部からのアドレス
やデータは無視される。

以上のようにして、自己テストモードに入ると、自己テ
スト基準信号を基準クロツクとして、自己テストを進め
る。

まず、メモリセルに書き込むテストパターン、すなわち
、アドレスと、そのアドレスに対応するメモリセルに書
き込むデータを、テストパターン発生回路１２２で発生
し、実際にメモリセルに書き込む（第２図■）。この動
作が終了すると、テストパターン書き込み終了判定回路
１２８が、書き込み動作終了を示す信号をチップ外部に
出す。それと同時に、自己テスト状態保持回路１２６に
よって、自己テスト回路１０３はその時点の状態を保持
し、テスト手順を先に進めない。自己テスト制御回路１
２０とテストパターン発生回路１２２をスタティック回
路で構成した場合は、テスト手順を先に進めないために
はこの２つの回路を動作させているクロックを止めるだ
けでよい。ダイナミック回路で構成した場合は、状態を
保持したいノードにフリップフロップ等を接続し保持の
モードに入ったときにこのフリップフロップを動作させ
ればよい。チップ外部では、前記の書き込み動作終了信
号を検知したら、自己テスト基準信号を止め、メモリセ
ルへのアクセスを停止する。こうすることにより、メモ
ノセルヘデータを書き込み、その後メモリセルへアクセ
スせずに一定時間放置するという上記（ａ）、（ｂ）に
述べたホールドテストの操作ができる（第２図■）。な
お、ここで［メモリセルへアクセスしない」ということ
の意味は、データの再書き込みを行わない、すなわち、
ＤＲＡＭの場合でいうとりフレソシュを行わないという
ことである。リフレッシュが行われなければ、上記（ｂ
）の期間中において、メモリ本体の回路動作は行われて
いてもよい。具体的に、第３図に示すように、記憶蓄積
用のキャパシタ３０８と、ゲートをワード線３０２に、
ドレインをビット線３０４に、ソースをメモリセルキャ
パシタ３０８の記憶蓄積ノード３１２に接続したスイッ
チング用Ｎチャネル型電界効果トランジスタ３０６とか
らなるメモリセル３００を有するメモリを本発明の回路
を用いてテストする場合を例にとる。このとき、テスト
しようとするメモリセノレ（着目メモリセルと呼ぶ）の
ワード線３０２をロウレベルとしてスイッチングトラン
ジスタ３０６を非導通としたまま、ビット線３０４の電
圧を変化させるという回路動作では、着目メモリセルの
リフレッシュは行われない。

従って、このような回路動作を上記（ｂ）期間中に行っ
てもよい。こうした場合、ビット線の電圧変化によるノ
イズの影響をも加味したホールドテストが可能となる。

もちろん、このようなことをせずに、上記（ｂ）期間中
には、メモリ本体は全く回路動作させないというテスト
でもよい。この場合には、主に記憶蓄積ノードからのリ
ークによる不良を検出する、メモリセルのスタティック
ホールドテストができる。つまり、上記（ｂ）期間中に
は、着目メモリセルのリフレッシュを行わないという点
が要点であり、これさえ守られれば、メモリ本体で回路
が動作していてもかまわない。

規定の時間が経過したら、自己テスト基準信号の人力を
再開し、メモリセルからデータを読み出しこのデータと
テストパターン発生回路から得られる期待値とを比較回
路１２４で比較する。読み出しデータと期待値データの
不一致が検出された場合には、エラーフラグを出して、
チップ外部に知らせる。（第２図■）。

第２図では、自己テストの一時停止は自己テスト基準信
号の人力を止めることによって行っているが、自己テス
トの中断を該基準信号ではなく、第４図に回路ブロソク
を示すように、新たにテスト停止を指示する自己テスト
中断信号をチップ外部から入力することにより行う方法
もある。第４図の組み込み自己テスト回路を用いてテス
トする場合のタイミングを第５図に示す。ここでは、テ
ストパターン書き込み終了信号を受け、自己テスト中断
信号を自己テスト制御回路１２０に入力して自己テスト
を停止し、再開する際に自己テスト中断信号をもとに戻
している。

第６図は、第１図の実施例を変形したものである。動作
タイミングを第７図に示す。第１図の方法では、自己テ
ストの一時停止は、自己テスト基準信号の入力停止等、
チップ外部からのクロック人力に同期して行われる。し
かし、第７図のように、テストパターン書き込み終了判
定回路１２８の出力を自己テスト制御回路１２０に入力
し、判定回路１２８から出される信号（テストパターン
書き込み終了フラグ）に同期して、自己テスト制御回路
１２０が自動的にテストパターンの発生を中断し、次に
外部からテスト開始の指示信号が人力されるまで待機す
る方法もある。ここでは、自己テスト再開信号を新たに
設けているが、これは自己テスト開始信号、自己テスト
基準信号等で置き換え可能である。

以上において、自己テストに関係する信号、すなわち、
自己テスト開始信号、自己テスト基準信号、パターン書
き込み終了フラグ、エラーフラグ等は、それぞれ専用の
ピンを設けて人力または出力をする方法を仮定している
。しかし、方法はそれのみには限定されない。例えば、
メモリ本体の信号ピンまたはアドレスビン、データビン
と自己テスト用の前記ピンを共通化する方法もある。ま
た、自己テスト開始信号はメモリ本体の複数の人出力ピ
ンの論理をとり、あるクロック人力パターンが入った場
合に自己テストモードに入るという方法もある。

（発明の効果） 以上述べたように、本発明を用いると、組み込み自己テ
ストによってホールドテストが可能となる。こうして、
メモリの選別におけるホールドテストをも自己テスト化
することができ、テストコストの削減に有効となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例である組み込み自己テス
トを搭載したメモリの回路ブロック構成図、第２図は第
１図の回路の動作タイミングを示す図、第３図はＤＲＡ
Ｍのメモリセルの図、第４図は本発明の第２の実施例の
回路ブロック図、第５図は第４図の回路の動作タイミン
グを示す図、第６図は本発明の第３の実施例の回路ブロ
ック図、第７図は第６図の回路の動作タイミングを示す
図、第８図は従来の組み込み自己テスト搭載メモリの一
例を示す回路ブロノク図。

Claims (1)

【特許請求の範囲】
1. 半導体メモリの動作をテストするためのアドレス及び期
   待値データを発生するテストパターン発生手段、前記半
   導体メモリのメモリセルから読み出したデータと前記期
   待値データとを比較し、この比較結果を前記半導体メモ
   リチップ外部に知らせる比較手段、前記テストパターン
   発生手段と比較手段の動作を制御する自己テスト制御手
   段、メモリセルへの前記テストパターン発生手段を用い
   たデータ書き込みが終了したか否かをメモリチップ外部
   に知らせるテストパターン書き込み終了判定手段、前記
   自己テスト制御手段及びテストパターン発生手段及び比
   較手段それぞれの内部状態を保持する自己テスト状態保
   持手段、からなる組み込み自己テスト回路を、前記半導
   体メモリチップ上に設け、この組み込み自己テスト回路
   を用いてテストを行う際に、テストパターンのメモリセ
   ルへの書き込みが終了した後、前記テストパターン書き
   込み終了判定手段から出力される信号によつてメモリセ
   ルへのテストパターンの書き込み終了を検知し、メモリ
   チップ外部からの制御信号で自己テストの進行を一定時
   間停止し、その後この自己テストを再開させて前記半導
   体メモリのメモリセルの記憶情報保持時間のテストを行
   う手段を有することを特徴とする組み込み自己テスト回
   路。