JPH03217046A - 自動配線方法 - Google Patents
自動配線方法Info
- Publication number
- JPH03217046A JPH03217046A JP2012795A JP1279590A JPH03217046A JP H03217046 A JPH03217046 A JP H03217046A JP 2012795 A JP2012795 A JP 2012795A JP 1279590 A JP1279590 A JP 1279590A JP H03217046 A JPH03217046 A JP H03217046A
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- JP
- Japan
- Prior art keywords
- data
- wiring
- cells
- terminal
- terminals
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
半導体集積回路のチップ設計における、コンピュータを
用いた自動配線方法に関し、 チップ面積を減少できるようにし又は配線率１００％の
達成に寄与することを目的とし、半導体基板上にふける
セル配置データ、該セルの端子データ及び該セル間の接
続データに基づいて、コンビュータによりセル間を配線
する自動配線方法において、該端子データは、各セルに
ついて互いに入換可能な等価端子のデータを含み、上記
セル配置データ、該セルの端子データ及び該セル間の接
続データに基づいて等価端子を仮接続し、同一セルの等
価端子に仮接続された配線が互いに交差する場合には、
該等価端子を互いに入れ換えて、セル間を配線するよう
に構成する。
用いた自動配線方法に関し、 チップ面積を減少できるようにし又は配線率１００％の
達成に寄与することを目的とし、半導体基板上にふける
セル配置データ、該セルの端子データ及び該セル間の接
続データに基づいて、コンビュータによりセル間を配線
する自動配線方法において、該端子データは、各セルに
ついて互いに入換可能な等価端子のデータを含み、上記
セル配置データ、該セルの端子データ及び該セル間の接
続データに基づいて等価端子を仮接続し、同一セルの等
価端子に仮接続された配線が互いに交差する場合には、
該等価端子を互いに入れ換えて、セル間を配線するよう
に構成する。
【産業上の利用分野１
本発明は、半導体集積回路のチップ設計における、コン
ピュータを用いた自動配線方法に関する。 【従来の技術】 チップ設計においては、開発期間を短縮するために、標
準的に使用できるようにライブラリー化されたセルを用
い、コンピュータにより、セルを自動配置し、セル間を
自動配線する。この自動配線は、デザインルール及び与
えられた電気的特性を満たすように行なわれ、かつ、チ
ップサイズの最適化又は配線率１００％を達成すること
を目標として行われる。
ピュータを用いた自動配線方法に関する。 【従来の技術】 チップ設計においては、開発期間を短縮するために、標
準的に使用できるようにライブラリー化されたセルを用
い、コンピュータにより、セルを自動配置し、セル間を
自動配線する。この自動配線は、デザインルール及び与
えられた電気的特性を満たすように行なわれ、かつ、チ
ップサイズの最適化又は配線率１００％を達成すること
を目標として行われる。
以下、第６図に示すような論理回路を例にとって、従来
の自動配線の問題点を説明する。 この論理回路は、インバータ１０の端子Ｓ１に配線Ｎ１
が接続され、インバータ１２の端子Ｓ１に配線Ｎ２が接
続され、インバータ１０の端子Ｓ２とナンドゲート１４
の端子Ｓ１とが配線Ｎ３で接続され、インバータ１２の
端子Ｓ２とナンドゲート１４の端子Ｓ２とが配線Ｎ４で
接続され、ナンドゲート１４の端子Ｓ３に配線Ｎ４が接
続されて構成されている。この論理回路を自動配置した
結果、第７図に示す如く、ナンドゲート１４の両側にイ
ンバータ１０と１２が並べられて配置されたとする。こ
の場合、第６図に示す論理回路に基づいて自動配線を行
うと、自動配置の結果、配線Ｎ３とＮ４とが交差する。 配線Ｎ３とＮ４は入れ換え可能な等価端子であるにもか
かわらず、このような配線の交差が生ずるのは、論理回
路設計の段階ではセルがどのように配置されるかが不明
であることに因る。第８図はこの回路の配線パターンを
示す。 この配線の交差は、配線領域を増大させ、フルカスタム
ＬＳＩの場合にはチップ面積増大の原因となり、セミカ
スタムＬＳＩの場合には配線率低下の原因となる。 本発明の目的は、このような問題点に鑑み、チップ面積
を減少させることができ又は配線率１００％の達成に寄
与する自動配線方法を提供することにある。
の自動配線の問題点を説明する。 この論理回路は、インバータ１０の端子Ｓ１に配線Ｎ１
が接続され、インバータ１２の端子Ｓ１に配線Ｎ２が接
続され、インバータ１０の端子Ｓ２とナンドゲート１４
の端子Ｓ１とが配線Ｎ３で接続され、インバータ１２の
端子Ｓ２とナンドゲート１４の端子Ｓ２とが配線Ｎ４で
接続され、ナンドゲート１４の端子Ｓ３に配線Ｎ４が接
続されて構成されている。この論理回路を自動配置した
結果、第７図に示す如く、ナンドゲート１４の両側にイ
ンバータ１０と１２が並べられて配置されたとする。こ
の場合、第６図に示す論理回路に基づいて自動配線を行
うと、自動配置の結果、配線Ｎ３とＮ４とが交差する。 配線Ｎ３とＮ４は入れ換え可能な等価端子であるにもか
かわらず、このような配線の交差が生ずるのは、論理回
路設計の段階ではセルがどのように配置されるかが不明
であることに因る。第８図はこの回路の配線パターンを
示す。 この配線の交差は、配線領域を増大させ、フルカスタム
ＬＳＩの場合にはチップ面積増大の原因となり、セミカ
スタムＬＳＩの場合には配線率低下の原因となる。 本発明の目的は、このような問題点に鑑み、チップ面積
を減少させることができ又は配線率１００％の達成に寄
与する自動配線方法を提供することにある。
第１図は本発明に係る自動配線方法の原理構成を示す。
本発明は次のステップ１〜４を有する。
（１）半導体基板上におけるセル配置データ、該セルの
端子データ（各セルについて互いに入換可能な等価端子
のデータを含む。）及び該セル間の接続データに基づい
て、コンピュータにより、等価端子を仮接続する。 （２）同一セルの等−価端子に仮接続した配線が互いに
交差するかどうかを判定し、 （３）交差する場合には、当該等価端子を互いに入れ換
える。 （４）次に、上記セル配置データ、セルの端子データ及
びセル間の接続データに基づいて、コンピュータにより
、セル間を配線する
端子データ（各セルについて互いに入換可能な等価端子
のデータを含む。）及び該セル間の接続データに基づい
て、コンピュータにより、等価端子を仮接続する。 （２）同一セルの等−価端子に仮接続した配線が互いに
交差するかどうかを判定し、 （３）交差する場合には、当該等価端子を互いに入れ換
える。 （４）次に、上記セル配置データ、セルの端子データ及
びセル間の接続データに基づいて、コンピュータにより
、セル間を配線する
本発明方法によれば、例えば第６図に示す論理回路の場
合には、第４図及び第５図に示す如く配５ 線され、配線Ｎ３とＮ４の交差が避けられて必要な配線
領域が狭くなるので、フルカスタムＬＳＩの場合にはチ
ップ面積を減少させることができ、セミカスタムＬＳＩ
の場合には配線率１００％の達成に寄与する。
合には、第４図及び第５図に示す如く配５ 線され、配線Ｎ３とＮ４の交差が避けられて必要な配線
領域が狭くなるので、フルカスタムＬＳＩの場合にはチ
ップ面積を減少させることができ、セミカスタムＬＳＩ
の場合には配線率１００％の達成に寄与する。
【実施例１
以下、図面に基づいて本発明の一実施例を説明する。
第２図は自動配線のハードウェア構成を示す。
この自動配線は、コンピュータ２０により行われる。コ
ンピュータ２０は、外部記憶装置２１から、セル間の接
続を示すネットリスト（または論理回路図データ）を読
み出し、外部記憶装置２２から、セルライブラリー中の
セルデータ及び自動配置の結果得られたセル配置データ
を読み出し、デザインルール及び与えられた電気的特性
を満たすように、かつ、チップサイズの最適化又は配線
率１００％を達成することを目標として、自動配線を行
う。そして、自動配置・配線の結果である＝ ６ レイアウトデータを、外部記憶装置２３に書き込む。こ
のセルデータは、セルの形状データ、セルの端子データ
及び等価端子データを含む。ここに、等価端子データと
は、各セルについて、入換可能な端子をいう。例えば、
第６図に示すような論理回路の場合には、ナンドゲート
１４の端子Ｓ１とＳ２を入れ換えても回路構成は同一と
なり、ナンドゲート１４はその端子Ｓ１と８２が等価端
子である。 次に、第３図に基づいて自動配線の手順を説明する。 （３０）外部記憶装置２１及び２２から上記各テ゛一夕
を読み出す。 （３２）各セルについて、等価端子の有無を調べ、等価
端子が存在する場合には、 （３４）等価端子とこれに接続される他の端子との間を
概略配線する。この概略配線は、仮配線である。 （３６）同一セルの等価端子に接続された概略配線が互
いに交差しているかどうかを判定し、（３８）交差して
いる場合には、両等価端子を入れ換える。例えば第７図
に示す如く、ナンドゲート１４の端子Ｓ１及びＳ２に接
続される配線Ｎ３及びＮ４が交差する場合には、第６図
におけるナンドゲート１４の端子Ｓ１とＳ２に対応した
ネットリスト中の端子を互いに入れ換える。 （４０）次に、従来と同様にしてセル間を配線し、レイ
アウトデータを作成する。 （４２）次に、このレイアウトデータを外部記憶装置２
３に書き込む。 このようにすれば、例えば第６図に示す論理回路の場合
には、第４図及び第５図に示す如く配線され、配線Ｎ３
とＮ４の交差が避けられて必要な配線領域が狭くなるの
で、チップサイズを減少させることができ、又は、配線
率１００％の達成に寄与する。 なお、上記処理においては、自動配置された全セルにつ
いてステップ３２〜３８の処理を行なった後にステップ
４０の処理を行なっても、或は、セル間の配線途中で各
配線前にステップ３２〜３８の処理を行なってもよい。 セル間を全て配線した後に、等価端子の配線が交差しな
いように修正した場合には、その付近の配線が修正され
ないので本発明の効果は得られない。 【発明の効果】 以上説明した如く、本発明に係る自動配線方法によれば
、入換可能な等価端子に接続される配線の相互交差が避
けられて必要な配線領域が狭くなるので、フルカスタム
ーＬＳＩの場合にはチップ面積を減少させることができ
、セミカスタムＬＳＩの場合には配線率１００％の達成
に寄与するという優れた効果を奏する。
ンピュータ２０は、外部記憶装置２１から、セル間の接
続を示すネットリスト（または論理回路図データ）を読
み出し、外部記憶装置２２から、セルライブラリー中の
セルデータ及び自動配置の結果得られたセル配置データ
を読み出し、デザインルール及び与えられた電気的特性
を満たすように、かつ、チップサイズの最適化又は配線
率１００％を達成することを目標として、自動配線を行
う。そして、自動配置・配線の結果である＝ ６ レイアウトデータを、外部記憶装置２３に書き込む。こ
のセルデータは、セルの形状データ、セルの端子データ
及び等価端子データを含む。ここに、等価端子データと
は、各セルについて、入換可能な端子をいう。例えば、
第６図に示すような論理回路の場合には、ナンドゲート
１４の端子Ｓ１とＳ２を入れ換えても回路構成は同一と
なり、ナンドゲート１４はその端子Ｓ１と８２が等価端
子である。 次に、第３図に基づいて自動配線の手順を説明する。 （３０）外部記憶装置２１及び２２から上記各テ゛一夕
を読み出す。 （３２）各セルについて、等価端子の有無を調べ、等価
端子が存在する場合には、 （３４）等価端子とこれに接続される他の端子との間を
概略配線する。この概略配線は、仮配線である。 （３６）同一セルの等価端子に接続された概略配線が互
いに交差しているかどうかを判定し、（３８）交差して
いる場合には、両等価端子を入れ換える。例えば第７図
に示す如く、ナンドゲート１４の端子Ｓ１及びＳ２に接
続される配線Ｎ３及びＮ４が交差する場合には、第６図
におけるナンドゲート１４の端子Ｓ１とＳ２に対応した
ネットリスト中の端子を互いに入れ換える。 （４０）次に、従来と同様にしてセル間を配線し、レイ
アウトデータを作成する。 （４２）次に、このレイアウトデータを外部記憶装置２
３に書き込む。 このようにすれば、例えば第６図に示す論理回路の場合
には、第４図及び第５図に示す如く配線され、配線Ｎ３
とＮ４の交差が避けられて必要な配線領域が狭くなるの
で、チップサイズを減少させることができ、又は、配線
率１００％の達成に寄与する。 なお、上記処理においては、自動配置された全セルにつ
いてステップ３２〜３８の処理を行なった後にステップ
４０の処理を行なっても、或は、セル間の配線途中で各
配線前にステップ３２〜３８の処理を行なってもよい。 セル間を全て配線した後に、等価端子の配線が交差しな
いように修正した場合には、その付近の配線が修正され
ないので本発明の効果は得られない。 【発明の効果】 以上説明した如く、本発明に係る自動配線方法によれば
、入換可能な等価端子に接続される配線の相互交差が避
けられて必要な配線領域が狭くなるので、フルカスタム
ーＬＳＩの場合にはチップ面積を減少させることができ
、セミカスタムＬＳＩの場合には配線率１００％の達成
に寄与するという優れた効果を奏する。
第１図は本発明に係る自動配線方法の原理構成を示すフ
ローチャートである。 第２図乃至第５図は本発明の一実施例に係り、第２図は
自動配線のハードウエア構成を示すブロック図、 ９ 第３図は自動配線手順を示すフローチャート、第４図は
第６図に示す回路のセル間接続図、第５図は第６図に示
す回路の配線パターン図である。 第６図は等価端子を有するセルを用いた論理回路の一例
を示すブロック図である。 第７図及び第８図は従来例に係り、 第７図は第６図に示す回路のセル間接続図、第８図は第
６図に示す回路の配線パターン図である。 図中、 １０、１２はインバータ １４はナンドゲート Ｎ１〜Ｎ５は配線 ８１〜Ｓ３は端子 ２０はコンピュータ ２１、２２、２３は外部記憶装置 １ ０ １０，１２：インバータ ｌ４：ナンドゲ−１・ ８１〜Ｓ３：端子 Ｎ１〜Ｎ５：配線 第６図に示す回路のセル間接続 第４図
ローチャートである。 第２図乃至第５図は本発明の一実施例に係り、第２図は
自動配線のハードウエア構成を示すブロック図、 ９ 第３図は自動配線手順を示すフローチャート、第４図は
第６図に示す回路のセル間接続図、第５図は第６図に示
す回路の配線パターン図である。 第６図は等価端子を有するセルを用いた論理回路の一例
を示すブロック図である。 第７図及び第８図は従来例に係り、 第７図は第６図に示す回路のセル間接続図、第８図は第
６図に示す回路の配線パターン図である。 図中、 １０、１２はインバータ １４はナンドゲート Ｎ１〜Ｎ５は配線 ８１〜Ｓ３は端子 ２０はコンピュータ ２１、２２、２３は外部記憶装置 １ ０ １０，１２：インバータ ｌ４：ナンドゲ−１・ ８１〜Ｓ３：端子 Ｎ１〜Ｎ５：配線 第６図に示す回路のセル間接続 第４図
Claims (1)
- 【特許請求の範囲】 半導体基板上におけるセル配置データ、該セルの端子デ
ータ及び該セル間の接続データに基づいて、コンピュー
タによりセル間を配線する自動配線方法において、 該端子データは、各セルについて互いに入換可能な等価
端子のデータを含み、 上記セル配置データ、該セルの端子データ及び該セル間
の接続データに基づいて等価端子を仮接続し（１）、 同一セルの等価端子に仮接続した配線が互いに交差する
場合には（２）、該等価端子を互いに入れ換えて（３）
、セル間を配線する（４）ことを特徴とする自動配線方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012795A JPH03217046A (ja) | 1990-01-23 | 1990-01-23 | 自動配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012795A JPH03217046A (ja) | 1990-01-23 | 1990-01-23 | 自動配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03217046A true JPH03217046A (ja) | 1991-09-24 |
Family
ID=11815334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012795A Pending JPH03217046A (ja) | 1990-01-23 | 1990-01-23 | 自動配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03217046A (ja) |
-
1990
- 1990-01-23 JP JP2012795A patent/JPH03217046A/ja active Pending
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