JPH03218041A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
- Publication number
- JPH03218041A JPH03218041A JP2013419A JP1341990A JPH03218041A JP H03218041 A JPH03218041 A JP H03218041A JP 2013419 A JP2013419 A JP 2013419A JP 1341990 A JP1341990 A JP 1341990A JP H03218041 A JPH03218041 A JP H03218041A
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- JP
- Japan
- Prior art keywords
- semiconductor element
- bump electrodes
- electrode terminals
- mounting
- mounting board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣチップ等の半導体素子の表面から突出し
たバンプ電極を実装基板上の電極端子に直接接続（フェ
ースダウンボンディング）して半導体素子を実装基板上
に実装する方法に関する。
たバンプ電極を実装基板上の電極端子に直接接続（フェ
ースダウンボンディング）して半導体素子を実装基板上
に実装する方法に関する。
半導体素子上に形成されているバンプ電極を実装基板上
の電極端子に直接接続して、半導体素子を実装基板上に
実装する場合、従来は、テレビカメラや画像処理装置に
より実装基板上の電極端子の位置を確認し、この位置に
半導体素子上のバンプ電極を位置合せして実装していた
。
の電極端子に直接接続して、半導体素子を実装基板上に
実装する場合、従来は、テレビカメラや画像処理装置に
より実装基板上の電極端子の位置を確認し、この位置に
半導体素子上のバンプ電極を位置合せして実装していた
。
しかし、バンプ電極と電極端子は向かい合った状態で位
置合せされるので、その位置合せの状態を実際に観察す
ることはできず、半導体素子の裏側からその外形を観察
し、この外形からバンプ電極の位置を推測するなどして
いた。このため、半導体素子の外形に欠け等の変形があ
ると、正確な位置合せか困難であった。
置合せされるので、その位置合せの状態を実際に観察す
ることはできず、半導体素子の裏側からその外形を観察
し、この外形からバンプ電極の位置を推測するなどして
いた。このため、半導体素子の外形に欠け等の変形があ
ると、正確な位置合せか困難であった。
そこで、上述の事情に鑑み、本発明は半導体素子に欠け
等の変形があっても、半導体素子上のバンプ電極を実装
基板上の電極端子に対して高精度に位置合せして実装す
ることが可能な半導体素子の実装方法を提倶することを
日的としている。
等の変形があっても、半導体素子上のバンプ電極を実装
基板上の電極端子に対して高精度に位置合せして実装す
ることが可能な半導体素子の実装方法を提倶することを
日的としている。
上述の目的を達成するため、本発明による半導体素子の
実装方法においては、半導体素子上の少なくとも一対の
バンプ電極を互いに電気的に接続しておき、これらのバ
ンプ電極に対応して実装基板表面に形成された少なくと
も１対の電極端子が相互に導通されるか否かを監視しつ
つ、バンプ電極を実装基板表面に当接させて半導体素子
を実装基板に対して相対的に移動させ、導通が監視され
ている電極端子が相互に導通された位置にて半導体素子
を実装基板に対して位置決めし、半導体素子を実装基板
に対して実装することとしている。
実装方法においては、半導体素子上の少なくとも一対の
バンプ電極を互いに電気的に接続しておき、これらのバ
ンプ電極に対応して実装基板表面に形成された少なくと
も１対の電極端子が相互に導通されるか否かを監視しつ
つ、バンプ電極を実装基板表面に当接させて半導体素子
を実装基板に対して相対的に移動させ、導通が監視され
ている電極端子が相互に導通された位置にて半導体素子
を実装基板に対して位置決めし、半導体素子を実装基板
に対して実装することとしている。
このようにすることにより、半導体素子が実装基板に対
して位置合せされ、半導体素子上のバンプ電極がこれに
対応して形成された電極端子に接触すると、この接触が
電極端子相互間の電気的導通として検出される。
して位置合せされ、半導体素子上のバンプ電極がこれに
対応して形成された電極端子に接触すると、この接触が
電極端子相互間の電気的導通として検出される。
以下、本発明の実施例について第１図及び第２図を参照
しつつ、説明する。
しつつ、説明する。
第１図は本発明により半導体素子上のバンプ電極が実装
基板上の電極端子に対して相対的に位置合わせされる状
態を概略的に示している。図示したように、半導体素子
１の表面には突出したバンプ電極２が複数形成されてい
る。そして、少なくとも一対のバンプ電極２が半導体素
子１の表面に形成された金属配線３により相互に電気的
に接続されている。他方、この半導体素子１が実装され
る実装基板４の表面には、半導体素子１上のバンプ電極
２に対応して電極端子５が形成されている。
基板上の電極端子に対して相対的に位置合わせされる状
態を概略的に示している。図示したように、半導体素子
１の表面には突出したバンプ電極２が複数形成されてい
る。そして、少なくとも一対のバンプ電極２が半導体素
子１の表面に形成された金属配線３により相互に電気的
に接続されている。他方、この半導体素子１が実装され
る実装基板４の表面には、半導体素子１上のバンプ電極
２に対応して電極端子５が形成されている。
そして、上述したように、相互に電気的に接続されたバ
ンプ電極２に対応して形成された一対の電極端子５には
、これら電極端子５とバンプ電極２が接触することによ
り、電極端子５の相互間が電気的に導通しているか否か
を検出する検出手段が接続されている。この検出手段と
して、図示した実施例では、直流電源６と電流計７とが
電極端子５の相互間に直列に接続されている。
ンプ電極２に対応して形成された一対の電極端子５には
、これら電極端子５とバンプ電極２が接触することによ
り、電極端子５の相互間が電気的に導通しているか否か
を検出する検出手段が接続されている。この検出手段と
して、図示した実施例では、直流電源６と電流計７とが
電極端子５の相互間に直列に接続されている。
次に、バンプ電極２を電極端子５に直接接続して半導体
素子１を実装基板４上に実装する場合について説明する
。本発明による実装方法では、まず、半導体素子１のバ
ンプ電極２が実装基板４の電極端子５が形成されている
表面に当接させられる。そして、上述した検出手段によ
り電極端子５の相互間か導通されたか否かが監視されつ
つ、半導体素子１が実装基板４に対して相対的に摺動さ
せられる。相互に電気的に接続された一対のバンプ電極
２が検出手段の接続されている一対の電極端子５に接触
すると、電極端子５の相互間かバンプ電極２及び金属配
線３を介して導通される。これらバンプ電極２と電極端
子５とは互いに対応して形成されているので、電極端子
５の相互間が導通した場合には、半導体素子１上の全て
のバンプ電極２がこれらに対応して形成されている実装
基板４上の電極端子５に対して位置合せされていること
になる。したがって、第２図に示したように、半導体素
子１が実装基板４に対して位置合せされ、電極端子５相
互間の導通が検出手段により検出されたところで、半導
体素子１の実装基板４に対する摺動が停止され、その位
置にて半導体素子１が実装基板４に対して位置決めされ
る。この後、実装基板４が加熱され、その電極端子５上
に施された予備ハンダがリフローされて半導体素子１上
のバンプ電極２が実装基板４上の電極端子５に直接接続
され、半導体素子１が実装基板４に対して実装される。
素子１を実装基板４上に実装する場合について説明する
。本発明による実装方法では、まず、半導体素子１のバ
ンプ電極２が実装基板４の電極端子５が形成されている
表面に当接させられる。そして、上述した検出手段によ
り電極端子５の相互間か導通されたか否かが監視されつ
つ、半導体素子１が実装基板４に対して相対的に摺動さ
せられる。相互に電気的に接続された一対のバンプ電極
２が検出手段の接続されている一対の電極端子５に接触
すると、電極端子５の相互間かバンプ電極２及び金属配
線３を介して導通される。これらバンプ電極２と電極端
子５とは互いに対応して形成されているので、電極端子
５の相互間が導通した場合には、半導体素子１上の全て
のバンプ電極２がこれらに対応して形成されている実装
基板４上の電極端子５に対して位置合せされていること
になる。したがって、第２図に示したように、半導体素
子１が実装基板４に対して位置合せされ、電極端子５相
互間の導通が検出手段により検出されたところで、半導
体素子１の実装基板４に対する摺動が停止され、その位
置にて半導体素子１が実装基板４に対して位置決めされ
る。この後、実装基板４が加熱され、その電極端子５上
に施された予備ハンダがリフローされて半導体素子１上
のバンプ電極２が実装基板４上の電極端子５に直接接続
され、半導体素子１が実装基板４に対して実装される。
なお、相互に接続されるバンプ電極２及びこれに対応し
て形成される電極端子５のサイズを小さくすればするほ
ど、位置合せ精度は向上する。また、相互に電気的に接
続されるバンプ電極２の対を複数対設けこれら対同士を
互いに離間させておけば、これらに対応して形成されて
いる電極端子５の相互間の導通を上述したようにして検
出することにより、さらに位置合せ精度が向上する。
て形成される電極端子５のサイズを小さくすればするほ
ど、位置合せ精度は向上する。また、相互に電気的に接
続されるバンプ電極２の対を複数対設けこれら対同士を
互いに離間させておけば、これらに対応して形成されて
いる電極端子５の相互間の導通を上述したようにして検
出することにより、さらに位置合せ精度が向上する。
相互に接続されるバンプ電極２のサイズを直径１０μｍ
、基板上に対応して形成される電極端子５の直径を１０
μｍとし、本発明を適用した場合の位置合せ精度と、従
来の位置合せ装置による位置合せ精度とを比較して下表
に示す。
、基板上に対応して形成される電極端子５の直径を１０
μｍとし、本発明を適用した場合の位置合せ精度と、従
来の位置合せ装置による位置合せ精度とを比較して下表
に示す。
以上説明したように、本発明によれば、実装基板上に形
成された電極端子相互間の導通を検出することにより、
半導体素子上のバンプ電極と実装基板上の電極端子との
位置合せの状態を確認することができ、半導体素子に欠
け等の変形があっても半導体素子上のバンプ電極を実装
基板上の電極端子に対して高精度に位置合せして実装す
ることかできる。
成された電極端子相互間の導通を検出することにより、
半導体素子上のバンプ電極と実装基板上の電極端子との
位置合せの状態を確認することができ、半導体素子に欠
け等の変形があっても半導体素子上のバンプ電極を実装
基板上の電極端子に対して高精度に位置合せして実装す
ることかできる。
第１図は本発明により相対的に位置合せされる半導体素
子と実装基板を示した図、第２図は位置合せ終了後の半
導体素子と実装基板を示した図である。 １・・・半導体素子、２・・・バンプ電極、３・・・金
属配線、４・・・実装基板、５・・・電極端子、６・・
・直流電源、７・・・電流計。
子と実装基板を示した図、第２図は位置合せ終了後の半
導体素子と実装基板を示した図である。 １・・・半導体素子、２・・・バンプ電極、３・・・金
属配線、４・・・実装基板、５・・・電極端子、６・・
・直流電源、７・・・電流計。
Claims (1)
- 【特許請求の範囲】 半導体素子の表面から突出したバンプ電極を実装基板上
の電極端子に直接接続して前記半導体素子を前記実装基
板上に実装する方法であって、前記半導体素子上の少な
くとも一対のバンプ電極を互いに電気的に接続しておき
、 互いに電気的に接続されたバンプ電極に対応して前記実
装基板表面に形成された少なくとも１対の電極端子が相
互に導通されるか否かを監視しつつ、前記バンプ電極を
前記実装基板表面に当接させて前記半導体素子を前記実
装基板に対して相対的に移動させ、 導通が監視されている電極端子が相互に導通された位置
にて前記半導体素子を前記実装基板に対して位置決めし
、 前記半導体素子を前記実装基板に対して実装することを
特徴とする半導体素子の実装方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013419A JPH03218041A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子の実装方法 |
| AU69824/91A AU634334B2 (en) | 1990-01-23 | 1991-01-22 | Packaging structure and method for packaging a semiconductor device |
| CA002034702A CA2034702A1 (en) | 1990-01-23 | 1991-01-22 | Method for packaging semiconductor device |
| EP91100820A EP0439136A2 (en) | 1990-01-23 | 1991-01-23 | Method for electrically connecting and packaging a semiconductor device |
| KR1019910001106A KR950002744B1 (ko) | 1990-01-23 | 1991-01-23 | 반도체소자의 실장방법 |
| US07/644,566 US5092033A (en) | 1990-01-23 | 1991-01-23 | Method for packaging semiconductor device |
| US07/779,280 US5302854A (en) | 1990-01-23 | 1991-10-18 | Packaging structure of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013419A JPH03218041A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218041A true JPH03218041A (ja) | 1991-09-25 |
Family
ID=11832613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013419A Pending JPH03218041A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218041A (ja) |
-
1990
- 1990-01-23 JP JP2013419A patent/JPH03218041A/ja active Pending
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