JPH03218065A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03218065A JPH03218065A JP2014157A JP1415790A JPH03218065A JP H03218065 A JPH03218065 A JP H03218065A JP 2014157 A JP2014157 A JP 2014157A JP 1415790 A JP1415790 A JP 1415790A JP H03218065 A JPH03218065 A JP H03218065A
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- JP
- Japan
- Prior art keywords
- insulating film
- forming
- interlayer insulating
- gate
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特にメモリー装置の製造方法に関
するものである。
するものである。
従来の技術
近年、半導体装置、特にメモリー装置は高集積度化の要
望が高《、特に読み出し専用メモリー装置（以下ＲＯＭ
と略称）にはマルチゲート構造が多く利用されるように
なってきた。以下に従来のマルチゲート構造のＲＯＭの
製造方法の例を第２図に従って説明する。
望が高《、特に読み出し専用メモリー装置（以下ＲＯＭ
と略称）にはマルチゲート構造が多く利用されるように
なってきた。以下に従来のマルチゲート構造のＲＯＭの
製造方法の例を第２図に従って説明する。
第２図（ａ）に示すように、シリコン基板１にゲート絶
縁膜２を介して記憶させるＲＯＭコードに対応したフォ
トレジスト等からなる不純物拡散用マスク７を形成し、
ヒ素等の不純物のイオン注入により、シリコン基板に、
しきい値電圧制御用の不純物拡散層８を形成する。次に
第２図（ｂ）に示すようにゲート電極３を等間隔を複数
個形成する。次に第２図（Ｃ）に示すように眉間絶縁膜
５を形成する。
縁膜２を介して記憶させるＲＯＭコードに対応したフォ
トレジスト等からなる不純物拡散用マスク７を形成し、
ヒ素等の不純物のイオン注入により、シリコン基板に、
しきい値電圧制御用の不純物拡散層８を形成する。次に
第２図（ｂ）に示すようにゲート電極３を等間隔を複数
個形成する。次に第２図（Ｃ）に示すように眉間絶縁膜
５を形成する。
発明が解決しようとする課題
前記の従来の製造方法ではＲＯＭコードに対応した不純
物拡散層を形成した後にゲート電極を形成することから
、ＲＯＭコードをユーザーより受注してから製品として
出荷するまでの時間（以下ＴＡＴと略称）が長いという
問題点を有していた。ＴＡＴを短縮するためには、不純
物拡散層を形成せずに層間絶縁膜まであらかじめ形成し
た後に不純物拡散用マスクを眉間絶縁上に形成し、高加
速電圧をもったイオン注入により書き込む方式が考えら
れるが、前記のマルチゲート方式においては、ゲート電
極と、電極間の隙間で眉間絶縁膜の形状、膜厚の違いに
より、拡散深さのバラツキが大きく、不純物の拡散領域
をコントロールするのが難しくなる。また、ゲート電極
に対して眉間絶縁膜上に不純物拡散用マスクを形成する
際、位置合せの基準となる合せマークが各種拡散工程を
数多く経ているため、変形し、合せズレが大きくなりや
すく、オフセット不良が発生する可能性が高い。
物拡散層を形成した後にゲート電極を形成することから
、ＲＯＭコードをユーザーより受注してから製品として
出荷するまでの時間（以下ＴＡＴと略称）が長いという
問題点を有していた。ＴＡＴを短縮するためには、不純
物拡散層を形成せずに層間絶縁膜まであらかじめ形成し
た後に不純物拡散用マスクを眉間絶縁上に形成し、高加
速電圧をもったイオン注入により書き込む方式が考えら
れるが、前記のマルチゲート方式においては、ゲート電
極と、電極間の隙間で眉間絶縁膜の形状、膜厚の違いに
より、拡散深さのバラツキが大きく、不純物の拡散領域
をコントロールするのが難しくなる。また、ゲート電極
に対して眉間絶縁膜上に不純物拡散用マスクを形成する
際、位置合せの基準となる合せマークが各種拡散工程を
数多く経ているため、変形し、合せズレが大きくなりや
すく、オフセット不良が発生する可能性が高い。
本発明はこのような従来の問題を解決するものであり、
集積度を落とすことな＜．ＴＡＴの短縮が容易にできる
半導体装置の製造方法を提供することを目的とする。
集積度を落とすことな＜．ＴＡＴの短縮が容易にできる
半導体装置の製造方法を提供することを目的とする。
課題を解決するための手段
この問題を解決するために、本発明はゲート電極形成後
、ゲート電極の隙間にあらかじめオフセットを防ぐため
のイオン注入を行い、マスク合せマージンを拡大すると
ともに、第１の眉間絶縁膜を形成した後、異方性ドライ
エッチングにより、ゲート電極の高さまでエッチングす
ることにより、第１の層間絶縁膜をゲート電極に埋めこ
み、ゲート電極と第１の眉間絶縁膜を平坦な形状にして
、その上に第２の眉間絶縁膜を形成し、その後不純物拡
散用マスクを形成し、高加速電圧をもったイオン注入に
より書きこむという工程を用いる。
、ゲート電極の隙間にあらかじめオフセットを防ぐため
のイオン注入を行い、マスク合せマージンを拡大すると
ともに、第１の眉間絶縁膜を形成した後、異方性ドライ
エッチングにより、ゲート電極の高さまでエッチングす
ることにより、第１の層間絶縁膜をゲート電極に埋めこ
み、ゲート電極と第１の眉間絶縁膜を平坦な形状にして
、その上に第２の眉間絶縁膜を形成し、その後不純物拡
散用マスクを形成し、高加速電圧をもったイオン注入に
より書きこむという工程を用いる。
作用
このようにすれば、ゲート電極と不純物拡散用マスクと
のマスク合せマージンが拡大するとともに、眉間絶縁膜
上からのＭＯＳ型トランジスタのチャネル部分の不純物
拡散領域のコントロールが容易になる。
のマスク合せマージンが拡大するとともに、眉間絶縁膜
上からのＭＯＳ型トランジスタのチャネル部分の不純物
拡散領域のコントロールが容易になる。
実施例
以下、本発明の一実施例のマルチゲート構造のＲ Ｏ
Ｍの製造方法の例を第１図に従って説明する。
Ｍの製造方法の例を第１図に従って説明する。
第１図（ａ）に示すように、シリコン基板１にゲート絶
縁膜２を介してゲート電極３を等間隔に複数個形成する
。次に第２図（ｂ）に示すようにゲート電極間の隙間に
ヒ素等の不純物のイオン注入によりシリコン基板にオフ
セット防止のための不純物拡散層４を形成するとともに
、第１の眉間絶縁膜５を形成する。次に第２図（ｃ）に
示すように第１の眉間絶縁膜を異方性ドライエッチング
により、ゲート電極の高さまでエッチングし、さらにゲ
ート電極及び第１の層間絶縁膜上に、第２の眉間絶縁膜
６を形成する。次に第２図（ｄ）に示すように、第２の
眉間絶縁膜上に記憶させるＲＯＭコードに対応したフォ
トレシスト等からなる不純物拡散用のマスク７を形成し
、ヒ素等の不純物のイオン注入により、シリコン基板に
しきい値電圧制御用の不純物拡散層８を形成する。
縁膜２を介してゲート電極３を等間隔に複数個形成する
。次に第２図（ｂ）に示すようにゲート電極間の隙間に
ヒ素等の不純物のイオン注入によりシリコン基板にオフ
セット防止のための不純物拡散層４を形成するとともに
、第１の眉間絶縁膜５を形成する。次に第２図（ｃ）に
示すように第１の眉間絶縁膜を異方性ドライエッチング
により、ゲート電極の高さまでエッチングし、さらにゲ
ート電極及び第１の層間絶縁膜上に、第２の眉間絶縁膜
６を形成する。次に第２図（ｄ）に示すように、第２の
眉間絶縁膜上に記憶させるＲＯＭコードに対応したフォ
トレシスト等からなる不純物拡散用のマスク７を形成し
、ヒ素等の不純物のイオン注入により、シリコン基板に
しきい値電圧制御用の不純物拡散層８を形成する。
発明の効果
本発明はゲート電極形成後、ゲート電極の隙間にあらか
じめオフセットを防ぐためのイオン注入を行なうことに
より、ゲート電極と不純物拡散用マスクとのマスク合せ
マージンが拡大され、さらにゲート電極の間に第１の眉
間絶縁膜を埋めこみ、ゲート電極と層間絶縁膜が平坦な
形状にして、その上に第２の眉間絶縁膜を形成した後に
不純物拡散用マスクを形成して高加速電圧をもったイオ
ン注入により書きこむことにより、層間絶縁膜上からの
ＭＯＳ型トランジスタのチャネル部分の不純物拡散領域
のコントロールが容易になる。
じめオフセットを防ぐためのイオン注入を行なうことに
より、ゲート電極と不純物拡散用マスクとのマスク合せ
マージンが拡大され、さらにゲート電極の間に第１の眉
間絶縁膜を埋めこみ、ゲート電極と層間絶縁膜が平坦な
形状にして、その上に第２の眉間絶縁膜を形成した後に
不純物拡散用マスクを形成して高加速電圧をもったイオ
ン注入により書きこむことにより、層間絶縁膜上からの
ＭＯＳ型トランジスタのチャネル部分の不純物拡散領域
のコントロールが容易になる。
よってＴＡＴの短縮が容易にできるため、超大容量メモ
リーの納期短縮に太き《役立つものである。
リーの納期短縮に太き《役立つものである。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の一実施例における半導
体装置の製造方法を示する工程順断面図、第２図（ａ）
〜（Ｃ）は従来例の工程順断面図である。 ■・・・・・・シリコン基板、２・・・・・・ゲート絶
縁膜、３・・・・・・ゲート電極、４・・・・・・オフ
セット防止の不純物拡散層、５・・・・・・第１の層間
絶縁膜、６・・・・・・第２の層間絶縁膜、７・・・・
・・不純物拡散用のマスク、８・・・・・・しきい値電
圧制御用不純物拡散層。
体装置の製造方法を示する工程順断面図、第２図（ａ）
〜（Ｃ）は従来例の工程順断面図である。 ■・・・・・・シリコン基板、２・・・・・・ゲート絶
縁膜、３・・・・・・ゲート電極、４・・・・・・オフ
セット防止の不純物拡散層、５・・・・・・第１の層間
絶縁膜、６・・・・・・第２の層間絶縁膜、７・・・・
・・不純物拡散用のマスク、８・・・・・・しきい値電
圧制御用不純物拡散層。
Claims (1)
- 半導体基板表面下に形成した１個のソース拡散層及び１
個のドレイン拡散層の間に位置する半導体基板上にゲー
ト絶縁膜を介して直列に配列した複数個のゲート電極を
有し、それぞれのゲート電極下の半導体基板表面下に２
種類のしきい値電圧を制御する不絶物拡散層を有するＭ
ＯＳ型トランジスタの製造工程において、半導体基板上
にゲート電極をゲート絶縁膜を介して等間隔に形成する
工程と、ゲート電極間の隙間にイオン注入する工程と、
平担化を兼ねた第１の層間絶縁膜を形成する工程と、第
１の層間絶縁膜を異方性ドライエッチングする工程と、
第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜
上に不純物拡散用マスクを形成する工程と、イオン注入
する工程を含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014157A JPH03218065A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014157A JPH03218065A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218065A true JPH03218065A (ja) | 1991-09-25 |
Family
ID=11853318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014157A Pending JPH03218065A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204540B1 (en) | 1998-06-16 | 2001-03-20 | Nec Corporation | Memory cell structure of a mask programmable read only memory with ion-implantation stopper films |
-
1990
- 1990-01-23 JP JP2014157A patent/JPH03218065A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204540B1 (en) | 1998-06-16 | 2001-03-20 | Nec Corporation | Memory cell structure of a mask programmable read only memory with ion-implantation stopper films |
| KR100380774B1 (ko) * | 1998-06-16 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치 및 그 제조 방법 |
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