JPH03218543A - プロセッサ - Google Patents
プロセッサInfo
- Publication number
- JPH03218543A JPH03218543A JP2014062A JP1406290A JPH03218543A JP H03218543 A JPH03218543 A JP H03218543A JP 2014062 A JP2014062 A JP 2014062A JP 1406290 A JP1406290 A JP 1406290A JP H03218543 A JPH03218543 A JP H03218543A
- Authority
- JP
- Japan
- Prior art keywords
- address
- virtual
- processor
- space
- storage space
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
八 産業上の利用分野
本発明は、マイクロコードを格納する書き換え可能な記
憶手段を内部に有するマイクロプログラム制御方式のプ
ロセッサに関する． Ｂ 発明の概要 本発明は、マイクロコードを格納する書き換え可能な記
憶手段を内部に有するマイクロプログラム制御方式のプ
ロセッサにおいて、仮想記憶空間の設定手段と、該設定
手段によって指定された仮想記憶空間のアドレス情報と
上記記憶手段を含む実記憶空間のアドレスとの対応関係
を示す変換テーブル手段とを設け、上記仮想記憶空間の
所定アドレスを指定してデータを読み出すとともに上記
変換テーブル手段の内容を変更可能とすることにより、
例えば、実行可能なプログラムのサイズが実記憶空間の
サイズに拘束されることなく、大規模なプログラムや複
数のプログラムを直接実行可能にしたものである． Ｃ 従来の技術 一般に、マイクロプログラム制御方式のプロセッサにお
いては、第６図に示すように、マイクロコードを格納す
る制御メモリ（１１）をプロセッサ（１０）の内部に持
ち、該プロセッサ（ｌＯ）は外部メモリ（ｌ２）上にあ
るユーザプログラムを上記制御メモリ（１１）に格納さ
れているマイクロコードに従って解釈して実行する． 従来、プロセッサに内蔵される制御メモリは、通常読み
出し専用であることが多く、予めプログラムされたマイ
クロコードが書き込まれたものがプロセッサ内に組み込
まれる。
憶手段を内部に有するマイクロプログラム制御方式のプ
ロセッサに関する． Ｂ 発明の概要 本発明は、マイクロコードを格納する書き換え可能な記
憶手段を内部に有するマイクロプログラム制御方式のプ
ロセッサにおいて、仮想記憶空間の設定手段と、該設定
手段によって指定された仮想記憶空間のアドレス情報と
上記記憶手段を含む実記憶空間のアドレスとの対応関係
を示す変換テーブル手段とを設け、上記仮想記憶空間の
所定アドレスを指定してデータを読み出すとともに上記
変換テーブル手段の内容を変更可能とすることにより、
例えば、実行可能なプログラムのサイズが実記憶空間の
サイズに拘束されることなく、大規模なプログラムや複
数のプログラムを直接実行可能にしたものである． Ｃ 従来の技術 一般に、マイクロプログラム制御方式のプロセッサにお
いては、第６図に示すように、マイクロコードを格納す
る制御メモリ（１１）をプロセッサ（１０）の内部に持
ち、該プロセッサ（ｌＯ）は外部メモリ（ｌ２）上にあ
るユーザプログラムを上記制御メモリ（１１）に格納さ
れているマイクロコードに従って解釈して実行する． 従来、プロセッサに内蔵される制御メモリは、通常読み
出し専用であることが多く、予めプログラムされたマイ
クロコードが書き込まれたものがプロセッサ内に組み込
まれる。
また、ユーザプログラムの高速実行を目的として、プロ
セッサに内蔵される制御メモリを外部から書き込み読み
出し可能とし、ユーザプログラムを直接制御メモリ上に
載せて実行する方法も知られている． Ｄ 発明が解決しようとする課題 ところで、マイクロプログラム制御方式のプロセッサで
は、外部から書き込み読み出し可能な制御メモリを内蔵
する構成とすることによって、ユーザプログラムを高速
で実行することができるようになるのであるが、上記制
御メモリの記憶容量を大きくとることができないために
、大規模なプログラムを直接実行することはできない．
従って、大規模なプログラムを実行する場合や、複数プ
ログラムを時分割して実行するときなどは、外部とプロ
グラムの入れ替えを行う必要があり、この入れ替え作業
のために実行効率が著しく低下してしまうという問題点
がある． そこで、本発明は、上述の如き従来の問題点に鑑み、マ
イクロプログラム制御方式のプロセッサにおいて、ユー
ザプログラムの高速実行を可能にするとともに、実行効
率の向上を図ることを目的とする． Ｅ ｉ！ＪＮを解決するための手段 本発明は、上述の目的を達成するために、マイクロコー
ドを格納する書き換え可能な記憶手段を内部に有するマ
イクロプログラム制御方式のプロセッサであって、仮想
記憶空間の設定手段と、該設定手段によって指定された
仮想記憶空間のアドレス情報と上記記憶手段を含む実記
憶空間のアドレスの対応関係を示す変換テーブル手段と
を有し、上記仮想記憶空間の所定アドレスを指定してデ
ータを読み出すとともに上記変換テーブル手段の内容を
変更可能としたことを特徴とするものである．Ｆ 作用 本発明に係るプロセッサでは、マイクロコードを格納す
る書き換え可能な記憶手段を含む実記憶空間のアドレス
と設定手段によって指定される仮想記憶空間のアドレス
情報との対応関係を変換テーブル手段により示すことに
よって、上記マイクロコードを格納する書き換え可能な
記憶手段を含む実記憶空間を仮想化し、この仮想的なア
ドレス空間に配置されるマイクロコードによるプログラ
ムを実行する． Ｇ 実施例 以下、本発明に係るプロセッサの一実施例について、図
面に従い詳細に説明する． 本発明に係るプロセッサは、第１図に示すように、マイ
クロコードを格納する書き換え可能な制御メモリ（１）
を内部に有するマイクロプログラム制御方式のプロセッ
サであって、プログラムカウンタ（２）が生成する仮想
アドレス情報から、ペースレジスタ（３）やページテー
ブル（４）、加算器（５），（６）等によって、上記制
御メモリ（１）のアドレスすなわち物理アドレスが後述
するように生成される。
セッサに内蔵される制御メモリを外部から書き込み読み
出し可能とし、ユーザプログラムを直接制御メモリ上に
載せて実行する方法も知られている． Ｄ 発明が解決しようとする課題 ところで、マイクロプログラム制御方式のプロセッサで
は、外部から書き込み読み出し可能な制御メモリを内蔵
する構成とすることによって、ユーザプログラムを高速
で実行することができるようになるのであるが、上記制
御メモリの記憶容量を大きくとることができないために
、大規模なプログラムを直接実行することはできない．
従って、大規模なプログラムを実行する場合や、複数プ
ログラムを時分割して実行するときなどは、外部とプロ
グラムの入れ替えを行う必要があり、この入れ替え作業
のために実行効率が著しく低下してしまうという問題点
がある． そこで、本発明は、上述の如き従来の問題点に鑑み、マ
イクロプログラム制御方式のプロセッサにおいて、ユー
ザプログラムの高速実行を可能にするとともに、実行効
率の向上を図ることを目的とする． Ｅ ｉ！ＪＮを解決するための手段 本発明は、上述の目的を達成するために、マイクロコー
ドを格納する書き換え可能な記憶手段を内部に有するマ
イクロプログラム制御方式のプロセッサであって、仮想
記憶空間の設定手段と、該設定手段によって指定された
仮想記憶空間のアドレス情報と上記記憶手段を含む実記
憶空間のアドレスの対応関係を示す変換テーブル手段と
を有し、上記仮想記憶空間の所定アドレスを指定してデ
ータを読み出すとともに上記変換テーブル手段の内容を
変更可能としたことを特徴とするものである．Ｆ 作用 本発明に係るプロセッサでは、マイクロコードを格納す
る書き換え可能な記憶手段を含む実記憶空間のアドレス
と設定手段によって指定される仮想記憶空間のアドレス
情報との対応関係を変換テーブル手段により示すことに
よって、上記マイクロコードを格納する書き換え可能な
記憶手段を含む実記憶空間を仮想化し、この仮想的なア
ドレス空間に配置されるマイクロコードによるプログラ
ムを実行する． Ｇ 実施例 以下、本発明に係るプロセッサの一実施例について、図
面に従い詳細に説明する． 本発明に係るプロセッサは、第１図に示すように、マイ
クロコードを格納する書き換え可能な制御メモリ（１）
を内部に有するマイクロプログラム制御方式のプロセッ
サであって、プログラムカウンタ（２）が生成する仮想
アドレス情報から、ペースレジスタ（３）やページテー
ブル（４）、加算器（５），（６）等によって、上記制
御メモリ（１）のアドレスすなわち物理アドレスが後述
するように生成される。
この実施例では、あるまとまった処理を行うためのコー
ドの集まりをコードブロックと呼び、このコードブロッ
ク単位に１つの仮想アドレス空間を割り当てる．各コー
ドブロックは、第２図に示すように、ゼロ番地を共有し
、且つ、それぞれ十分大きな仮想アドレス空間が与えら
れる．上記プログラムカウンタ（２）は、上記制御メモ
リ（１》に格納されているマイクロコードを参照するた
めに、１７ビットの仮想アドレス情報を生成する．この
プログラムカウンタ（２）が生成する仮想アドレス情報
は、第３図に示すように、仮想アドレス空間を２５６ワ
ードのページ単位に分割した仮想ページ番号（ＶＰＮ）
に上位９ビット〔１６〜８］が割り当てられ、当該ペー
ジ内のワードオフセットに下位８ビットが割り当てられ
ている．なお、上記仮想アドレス空間は、第４図に示す
ように、ＭＳＢ側２ビット（１６． １５）がｒ１，Ｉ
Ｊのアドレス空間をシステム空間として用い、それ以外
のアドレス空間をユーザ空間として用いる．また、上記
ヘースレジスタ（３）は、現在使われているユーザ空間
のページテーブルエントリの物理基底アドレス（ＰＢＡ
）を設定するためのレジスタであって、現在実行中のコ
ードのブロックに対するページテーブルエントリのオフ
セット値（ＢＲ）が入れられる． そして、上記ページテーブル（４） は、仮想アドレス
から物理アドレスに変換するアドレス変換のための変換
テーブルであって、ページテーブルエントリとして上記
制御メモリ（１）の物理ページ番号（ＰＰＮ）が入れら
れる。このページテーブルエントリは、ユーザ空間のア
ドレス変換にのみ使用される．なお、上記物理ページ番
号（ＰＰＮ）は、物理アドレス空間のページ番号であり
０がら５１１の値をとる。
ドの集まりをコードブロックと呼び、このコードブロッ
ク単位に１つの仮想アドレス空間を割り当てる．各コー
ドブロックは、第２図に示すように、ゼロ番地を共有し
、且つ、それぞれ十分大きな仮想アドレス空間が与えら
れる．上記プログラムカウンタ（２）は、上記制御メモ
リ（１》に格納されているマイクロコードを参照するた
めに、１７ビットの仮想アドレス情報を生成する．この
プログラムカウンタ（２）が生成する仮想アドレス情報
は、第３図に示すように、仮想アドレス空間を２５６ワ
ードのページ単位に分割した仮想ページ番号（ＶＰＮ）
に上位９ビット〔１６〜８］が割り当てられ、当該ペー
ジ内のワードオフセットに下位８ビットが割り当てられ
ている．なお、上記仮想アドレス空間は、第４図に示す
ように、ＭＳＢ側２ビット（１６． １５）がｒ１，Ｉ
Ｊのアドレス空間をシステム空間として用い、それ以外
のアドレス空間をユーザ空間として用いる．また、上記
ヘースレジスタ（３）は、現在使われているユーザ空間
のページテーブルエントリの物理基底アドレス（ＰＢＡ
）を設定するためのレジスタであって、現在実行中のコ
ードのブロックに対するページテーブルエントリのオフ
セット値（ＢＲ）が入れられる． そして、上記ページテーブル（４） は、仮想アドレス
から物理アドレスに変換するアドレス変換のための変換
テーブルであって、ページテーブルエントリとして上記
制御メモリ（１）の物理ページ番号（ＰＰＮ）が入れら
れる。このページテーブルエントリは、ユーザ空間のア
ドレス変換にのみ使用される．なお、上記物理ページ番
号（ＰＰＮ）は、物理アドレス空間のページ番号であり
０がら５１１の値をとる。
この実施例では、第５図に示すように、上記ページテー
ブル（４） のアドレスは、上記プログラムカウンタ（
２）が生成する仮想アドレス情報のＭＳＢ側９ビットで
与えられる仮想ページ番号〔ｖＰＮ〕に上記ペースレジ
スタ（３）により与えられるページテープルエントリの
オフセット値（ＢＲ）を加算器（５）により加算した値
（ＢＲ＋ＶＰＮ）で示される．そして、上記加算器（５
）による加算出力として得られる上記アドレス値（ＢＲ
＋ＶＰＮ）で指定される上記ページテーブル（４）の記
憶場所に格納されているページテーブルエントリすなわ
ち上記制御メモリ（１）の物理ページ番号〔ＰＰＮ）を
読み出して、この物理ページ番号（ＰＰＮ）に上記プロ
グラムカウンタ（２） が生成する仮想アドレス情報の
ＬＳＢ側の８ビットで示されるワードオフセットを加算
器（６）により付加することによって物理アドレスを形
成する． なお、上記物理ページ番号（ＰＰＮ）がゼロのページテ
ーブルエントリは、該当する仮想アドレス空間が物理ペ
ージにマッピングされていないことを意味し、そのエリ
アをアクセスしようとした場合にページフォールトが生
じ、外部のバックアップメモリ（８）から上記制御メモ
リ（１）に必要なコードブロックがロードされる．また
、上記制御メモリ（１）やページテーブル（４）は、と
もに外部からデータの書き換えが可能なメモリであり、
プロセッサは割り込み等を使用してその動作状態を外部
に知らせる． この実施例のプロセッサは、以上の処理によって上記制
御メモリ（１）のアドレス空間が仮想化され、所望のユ
ーザプログラムを記述したマイクロコードを仮想記憶し
て実行する．このプロセッサでは、プロセッサ側から見
たアドレス空間が仮想的に拡張されるので、従来のマイ
クロプログラム制御方式のプロセッサでは実行するのが
困難であったサイズの大きなプログラムを容易に実行す
ることができる．また、上記制御メモリ（１）のアドレ
ス空間を仮想化することによって、物理アドレスに制約
されることなくプログラムを任意に配置することができ
る．従って、複数のプログラムを時分割で実行するよう
な場合に、これらのプログラムを仮想記憶しておくこと
によって、外部をアクセスすることなくプログラムの切
り換えを行うことができるようになり、実行効率が向上
する．なお、内容、大きさ、及び数が動的に変化するよ
うなコード部全体に対して１つの仮想空間を与えるよう
にした場合には、ある時刻において連続していた仮想ア
ドレス空間がΔＬ時間後に不連続になることにより仮想
アドレス空間の管理が複雑になり、また、その仮想アド
レス空間を管理するためのページテーブルが大きくなっ
て、仮想アドレス空間の利用効率の悪くなってしまうが
、この実施例のように、コードブロック単位に仮想アド
レス空間を割り当てるようにすることによって、上述の
ような問題点を回避することがきる．Ｈ 発明の効果 上述のように、本発明に係るプロセッサでは、制御メモ
リのアドレス空間を仮想化することにより、プロセッサ
側から見たアドレス空間が仮想的に拡張されるので、従
来のマイクロプログラム制御方式のプロセッサでは実行
するのが困難であったサイズの大きなプログラムを容易
に実行することが可能となる。
ブル（４） のアドレスは、上記プログラムカウンタ（
２）が生成する仮想アドレス情報のＭＳＢ側９ビットで
与えられる仮想ページ番号〔ｖＰＮ〕に上記ペースレジ
スタ（３）により与えられるページテープルエントリの
オフセット値（ＢＲ）を加算器（５）により加算した値
（ＢＲ＋ＶＰＮ）で示される．そして、上記加算器（５
）による加算出力として得られる上記アドレス値（ＢＲ
＋ＶＰＮ）で指定される上記ページテーブル（４）の記
憶場所に格納されているページテーブルエントリすなわ
ち上記制御メモリ（１）の物理ページ番号〔ＰＰＮ）を
読み出して、この物理ページ番号（ＰＰＮ）に上記プロ
グラムカウンタ（２） が生成する仮想アドレス情報の
ＬＳＢ側の８ビットで示されるワードオフセットを加算
器（６）により付加することによって物理アドレスを形
成する． なお、上記物理ページ番号（ＰＰＮ）がゼロのページテ
ーブルエントリは、該当する仮想アドレス空間が物理ペ
ージにマッピングされていないことを意味し、そのエリ
アをアクセスしようとした場合にページフォールトが生
じ、外部のバックアップメモリ（８）から上記制御メモ
リ（１）に必要なコードブロックがロードされる．また
、上記制御メモリ（１）やページテーブル（４）は、と
もに外部からデータの書き換えが可能なメモリであり、
プロセッサは割り込み等を使用してその動作状態を外部
に知らせる． この実施例のプロセッサは、以上の処理によって上記制
御メモリ（１）のアドレス空間が仮想化され、所望のユ
ーザプログラムを記述したマイクロコードを仮想記憶し
て実行する．このプロセッサでは、プロセッサ側から見
たアドレス空間が仮想的に拡張されるので、従来のマイ
クロプログラム制御方式のプロセッサでは実行するのが
困難であったサイズの大きなプログラムを容易に実行す
ることができる．また、上記制御メモリ（１）のアドレ
ス空間を仮想化することによって、物理アドレスに制約
されることなくプログラムを任意に配置することができ
る．従って、複数のプログラムを時分割で実行するよう
な場合に、これらのプログラムを仮想記憶しておくこと
によって、外部をアクセスすることなくプログラムの切
り換えを行うことができるようになり、実行効率が向上
する．なお、内容、大きさ、及び数が動的に変化するよ
うなコード部全体に対して１つの仮想空間を与えるよう
にした場合には、ある時刻において連続していた仮想ア
ドレス空間がΔＬ時間後に不連続になることにより仮想
アドレス空間の管理が複雑になり、また、その仮想アド
レス空間を管理するためのページテーブルが大きくなっ
て、仮想アドレス空間の利用効率の悪くなってしまうが
、この実施例のように、コードブロック単位に仮想アド
レス空間を割り当てるようにすることによって、上述の
ような問題点を回避することがきる．Ｈ 発明の効果 上述のように、本発明に係るプロセッサでは、制御メモ
リのアドレス空間を仮想化することにより、プロセッサ
側から見たアドレス空間が仮想的に拡張されるので、従
来のマイクロプログラム制御方式のプロセッサでは実行
するのが困難であったサイズの大きなプログラムを容易
に実行することが可能となる。
また、プログラムは仮想的なアドレス空間に配置される
ことになるので、そのアロケーションに自由度ができる
．従って、物理的なアドレスに制約されることなしに、
各種プログラムを時分割で実行されている環境において
、プログラムの切り換えが可能となる．これにより、外
部とのアクセスを減少させて実行効率を向上させること
ができる。
ことになるので、そのアロケーションに自由度ができる
．従って、物理的なアドレスに制約されることなしに、
各種プログラムを時分割で実行されている環境において
、プログラムの切り換えが可能となる．これにより、外
部とのアクセスを減少させて実行効率を向上させること
ができる。
第１図は本発明に係るプロセッサの要部構成を示すブロ
ック図、第２図は上記プロセッサにおける仮想アドレス
空間の内容を示す図、第３図は上記プロセッサにおける
プログラムカウンタが生成する仮想アドレス情報の内容
を示す図、第４図は七舘上記プロセッサにおける仮想ア
ドレス空間と物理アドレス空間との対応を示す図、第５
図は上記プロセッサにおける仮想アドレスと物理アドレ
スとのアドレス変換処理の説明に供する図である．第６
図は従来のプロセッサの原理的な構成を示すブロック図
である． （１）・・・・・・・・・・制御メモリ（２）・・・・
・・・・・・プログラムカウンタ（３）・・・・・・・
・・・ペースレジスタ（４）・・・・・・・・・・ペー
ジテーブル（５） ， （６）・・・・・・加算器特
許 出 願 人 ソニー株式会社
ック図、第２図は上記プロセッサにおける仮想アドレス
空間の内容を示す図、第３図は上記プロセッサにおける
プログラムカウンタが生成する仮想アドレス情報の内容
を示す図、第４図は七舘上記プロセッサにおける仮想ア
ドレス空間と物理アドレス空間との対応を示す図、第５
図は上記プロセッサにおける仮想アドレスと物理アドレ
スとのアドレス変換処理の説明に供する図である．第６
図は従来のプロセッサの原理的な構成を示すブロック図
である． （１）・・・・・・・・・・制御メモリ（２）・・・・
・・・・・・プログラムカウンタ（３）・・・・・・・
・・・ペースレジスタ（４）・・・・・・・・・・ペー
ジテーブル（５） ， （６）・・・・・・加算器特
許 出 願 人 ソニー株式会社
Claims (1)
- 【特許請求の範囲】 マイクロコードを格納する書き換え可能な記憶手段を内
部に有するマイクロプログラム制御方式のプロセッサで
あって、 仮想記憶空間の設定手段と、 該設定手段によって指定された仮想記憶空間のアドレス
情報と上記記憶手段を含む実記憶空間のアドレスとの対
応関係を示す変換テーブル手段とを有し、 上記仮想記憶空間の所定アドレスを指定してデータを読
み出すとともに上記変換テーブル手段の内容を変更可能
としたことを特徴とするプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014062A JPH03218543A (ja) | 1990-01-24 | 1990-01-24 | プロセッサ |
| EP91100838A EP0442297B1 (en) | 1990-01-24 | 1991-01-23 | Processor with an overwriteable microcode memory |
| DE69132215T DE69132215T2 (de) | 1990-01-24 | 1991-01-23 | Prozessor mit überschreibbarem Mikrokodespeicher |
| KR1019910001166A KR100220496B1 (ko) | 1990-01-24 | 1991-01-24 | 프로세서 및 정보 처리 장치 |
| US08/202,696 US5511206A (en) | 1990-01-14 | 1994-02-25 | Microprocessor based computer with virtual memory space in overwritable memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014062A JPH03218543A (ja) | 1990-01-24 | 1990-01-24 | プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218543A true JPH03218543A (ja) | 1991-09-26 |
Family
ID=11850604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014062A Pending JPH03218543A (ja) | 1990-01-14 | 1990-01-24 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101107408B1 (ko) * | 2008-12-11 | 2012-01-19 | 인터내셔널 비지네스 머신즈 코포레이션 | 중복 구성을 생성하기 위한 주변장치 컴포넌트 상호접속 입력/출력 가상화 디바이스의 사용 |
-
1990
- 1990-01-24 JP JP2014062A patent/JPH03218543A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101107408B1 (ko) * | 2008-12-11 | 2012-01-19 | 인터내셔널 비지네스 머신즈 코포레이션 | 중복 구성을 생성하기 위한 주변장치 컴포넌트 상호접속 입력/출력 가상화 디바이스의 사용 |
| US8346997B2 (en) | 2008-12-11 | 2013-01-01 | International Business Machines Corporation | Use of peripheral component interconnect input/output virtualization devices to create redundant configurations |
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