JPH03218551A - 半導体ファイルメモリ及びそれを用いる記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体ファイルメモリ及びこの半導体ファ
イルメモリを用いた記憶システムに関し、詳しくは、接
続ビン数が少なくて済み、転送データの長さを可変にし
てデータを記憶し、読出しデータの長さを可変にしてデ
ータを読出すことができるような半導体ファイルメモリ
（以下ファイルメモリ）のデータ転送方式の改良に関す
る。

［従来の技術コ 一般に、情報処理装置の外部記憶装置として使用される
磁気記録媒体とか、ファイルメモリ等にあっては、ＳＣ
ＳＩ等に示されるように、それが接続されて使用される
情報処理装置との間でパラレルにデータを伝送して情報
交換を行う場合と、シーケンシャルファイルの直列デー
タ処理の場合等のようにシリアルにデータを伝送する場
合とがある。また、後者のシリアル伝送による情報の送
受は、一般にブロック転送が用いられている。

従来のファイルメモリにあっては、パラレルＩ／Ｏイン
タフェースが用いられているが、半導体メモリの大容量
化に伴い、アドレス信号線が増え、ファイルメモリのコ
ネクタビン数が増加する傾向にある。このようにパラレ
ルにデータを伝送する場合には、パラレルに送るビット
数に応じて接続線数が増加するが、単位時間のデータ伝
送量も増加する。一方、シリアルにデータを伝送する場
合には、接続線数か少なくて済む利点はあるが、単位時
間のデータ伝送容量には限界がある。

［解決しようとする課題］ ファイルメモリの接続ビン数が増加すると、その挿抜力
も増加し、接点不良が発生し易くなり、塵、ほこりの影
響等により操作性や信頼性が低下する欠点がある。そこ
で、シリアルにデータを転送することが考えられるが、
データを効率的に転送するために、ブロソク転送でシリ
アルなデータ転送をすると、ｌブロックにおける送受信
データの容量が一定となり、いわゆる固定長ブロック転
送方式でデータの送受が行われるため、情報処理装置側
は、必要なデータ容量とは無関係に一定容臘のデータを
アクセスしなければならなくなって、特定アドレスの１
データ（最小単位データ）のみをアクセスする場合には
簾駄なアクセス時間がかかる欠点がある。

このようなことを避けるためにアドレスとデータとを一
対のものとしてシリアルにデータ転送することも行われ
るが、この場合、特定アドレスのデータのアクセス速度
は速くなるが、大容量のデータを転送しようとした場合
には時間がかかってしまう。

この発明の目的は、前記のような従来技術の問題点を解
決するものであって、接続ピン数が少なく、その挿抜力
も小さくて済み、信頼性の高いファイルメモリを提供す
ることにある。

また、この発明の他の目的は、シリアル伝送における情
報処理速度の低下という問題を解決し、大容量のデータ
転送に対してもその伝送データ量に応じて効率よ《デー
タ転送ができるファイルメモリを提供することにある。

この発明のさらに他の目的は、接続線数が少なくて済み
、ファイルメモリの挿抜かし易く、信頼性の高い記憶シ
ステムを提供することにある。

［課題を解決するための手段］ このような目的を達成するためのファイルメモリの構成
は、情報処理装置に接続され、この情報処理装置から転
送されたデータが書込まれ、書込まれたデータが読出さ
れる半導体メモリを有するファイルメモリにおいて、半
導体メモリに書込まれるデータをシリアルに受けてパラ
レルに変換するシリアル／パラレル変換回路と、半導体
メモリから読出したデータをパラレルに受けてシリアル
に変換するパラレル／シリアル変換回路と、前記情報処
理装置から送出されたアドレスデータを保持するアドレ
スデータ保持回路とを備えていて、情報処理装置からシ
リアルに転送された書込みデータをシリアル／パラレル
変換回路によりパラレルに変換してアドレスデータ保持
回路に保持されたアドレスデータに従って半導体メモリ
にデータを書込み、アドレスデータ保持回路に保持され
たアドレスデータに従って半導体メモリに書込まれタハ
ラレルデータを読出してパラレル／シリアル変換回路に
よりシリアルデータに変換して情報処理装置に転送する
ものである。

また、このファイルメモリの他の構成は、半導体メモリ
と、外部装置からこの半導体メモリをアクセスする先頭
アドレスを示すアドレス情報と転送語数情報と送信デー
タとを有するシリアルデータ列を受けるインタフェース
と、半導体メモリのアドレスをアクセスするアドレスア
クセス回路と、転送データ数の終了を検出する終了検出
回路とを備えていて、インタフェースがシリアルデータ
列から転送語数情報を分離して終了検出回路に送出し、
かつシリアルデータ列からアドレス情報を分離してアド
レスアクセス回路に送出し、アドレスアクセス回路にア
ドレス情報をセットしてこれをインクリメント又はデク
リメントし、送信データの８込み又は半導体メモリに記
憶されたデータの読出しを行うとともに、転送語数情報
に基づき終了検出回路が転送データの終了を検出し、こ
の検出に応じてデータの潜込み又は読出しを停止するも
のである。

さらに、このファイルメモリを用いた記憶システムの構
成は、ファイルメモリがその半導体メモリに書込まれる
データをシリアルに受けてパラレルに変換するシリアル
／パラレル変換回路と、半導体メモリから読出したデー
タをパラレルに受けてシリアルに変換するパラレル／シ
リアル変換回路と、情報処理装置から送出されたアドレ
スデータを保持するアドレスデータ保持回路とを備えて
いて、ドライバからシリアルに転送された書込みデータ
をシリアル／パラレル変換回路によりパラレルに変換し
てアドレスデータ保持回路に保持されたアドレスデータ
に従って半導体メモリにデータを書込み、アドレスデー
タ保持回路に保持されたアドレスデータに従って半導体
メモリに書込まれたパラレルデータを読出してパラレル
／シリアル変換回路によりシリアルデータに変換してド
ライバに転送し、ドライバがファイルメモリからのデー
タをｔｉ報処理装置に転送し、ｔｎ報処理装置からのデ
ータをファイルメモリに転送するものである。

［作用］ この発明にあっては、シリアル転送でデータを受けてフ
ァイルメモリの内部でパラレルデータに変換して半導体
メモリに記憶するようにし、パラレルデータを半導体メ
モリから読出して内部でシリアルデータにして外部へ転
送するようにしているので、外部装置との接続線数を少
なくでと、その結果として、コネクタのピン数を低減で
きる。

したがって、挿抜力が小さくて済み、信頼性の高いファ
イルメモリを実現できる。

また、この他の発明にあっては、半導体メモリにおける
データアクセス領域の先頭アドレス、アクセスする容量
を示す転送語数情報又は転送終了情報、そのアドレスに
対応した送信データ等をシリアルデータ列としてファイ
ルメモリが受け、ファイルメモリにおいて、前記の先頭
アドレスをアドレスアクセス回路にセットし、転送語数
情報等を終了検出回路に送り、転送語数に応じたデータ
数だけ半導体メモリをアクセスするようにしているので
、必要なデータのみの書込み／読出しを行うことができ
る。

その結果、そのときどきの転送語数に応じた書込み／読
出しがＩＩＪ能であり、転送の都度転送データ量が変史
できる。したがって、特定のアドレスを速くアクセスす
ることがでと、かつ大容量データ転送においては、ブロ
ソク転送により情報の高速転送が可能となり、データ転
送量に対応した効率よいデータ転送が実現できる。

［実施例］ 以下、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明のファイルメモリの一実施例を示す
構成図であり、第２図は、第１図の実施例で情報処理装
置からファイルメモリ側に送出される転送情報フォーマ
，ントの構成例図、第３図は、第１図の実施例における
ファイルメモリへのデータ書込みシーケンスを示すフロ
ーチャート、第４図は、第１図の実施例におけるファイ
ルメモリからのデータ読出し７−ケンスを示すフローチ
ャート、第５図は、第３図で表示した第１図の半導体メ
モリにおけるデータ書込み時の各信号線の信号状態を示
したタイムチャート、第６図は、第４図で表示シた第１
図のファイルメモリにおけるデータ読出し時の各信号線
の信号状態を示したタイムチャート、第７図は、この発
明のもうひとつ別の実施例であってファイルメモリがリ
ード／ライト制御を行うドライバを介して情報処理装置
に接続された構成例を示すブロック図、第８図は、第７
図の構成例において、ファイルメモリへのデータ書込み
時のドライバおよびファイルメモリの動作シーケンスを
表示するフローチャート、第９図は、第７図の構成例に
おいて、ファイルメモリからのデータ読出し時のドライ
バおよびファイルメモリの動作シーケンスを表示するフ
ローチャートである。

第１図にこの発明のファイルメモリ１５の一実施例を示
す。ここで、１は、そのデータを記憶する半導体メモリ
としてのＲＡＭである。ＲＡＭＩは、データバスｌ２を
介してラッチ回路２に接続され、ＲＡＭＩへのデータの
書込み時にラッチ回路２からデータを受ける。また、Ｒ
ＡＭ１は、アドレスバス１３を介してアドレスカウンタ
３に接続され、データの書込み読出しの双方の時点でア
ドレスカウンタ３からアドレス値を受け、このアドレス
値でアクセスされる。Ｒ　Ａ　Ｍ　．１は、データバス
１２を介してラッチ回路２のほかにパラレル／シリアル
変換回路（Ｐ／Ｓ）８にも接続されていて、読出された
データをこの回路に送出する。

このファイルメモリ１５へのデータの書込み及び当該フ
ァイルメモリ１５内に格納されているデータの読出しを
行う情報処理装置からのシリアルな入力データは、入出
力信号線（Ｉ／Ｏ）９を介して人出力信号分割回路８に
入力され、シリアル／パラレル変換回路（Ｐ／Ｓ）７に
送られる。なお、入出力信号分割回路８は、通常、レジ
スタと論理回路等で構成され、レジスタにセ・ソトされ
たデータがあらかじめ定められた単位で分割取出し、或
は挿入できるようになっているが、後述する第７図に示
す実施例のような場合には、後述するドライバ２０に換
えてマイクロプロセッサとメモリと、このメモリに格納
された制御プログラムで実現されてもよい。

入出力信号分穿１回路８は、制御回路４からの制御値号
に応じて入出力の方向を切換えるとともに、データ書込
み時には、入力されたデータから各回路に送出するデー
タを分割してそれを抽出し、抽出したデータをシリアル
／パラレル変換回路７を介してそれに対応するそれぞれ
の各回路に供給する。そして、データ読出し時には、出
力されるデータがＲＡＭＩからデータバス１２を介して
パラレル／シリアル変換回路６に送られたときには、こ
の回路からシリアルにされた読出しデータを受けてこれ
を入出力信号線９を介して情報処理装置２１側へと送出
する。

シリアル／パラレル変換回路７は、バス１４を介してラ
ッチ回路２と、アドレスカウンタ３、そしてデータ語数
を計数するデータ語数計数カウンタ５とに接続されてい
て、人力されたデータをパラレルなデータに変換してこ
れらのいずれかに供給する。

以ｔの各回路とＲＡＭ１とは、制御回路４により制御さ
れ、この制御回路４は、例えば、マイクロプロセッサと
メモリとを有していて、外部の情報処理装置から送出さ
れる転送情報データ（或は書込み／読出しの制御信号）
を受け、さらに、クロック信号線１０、リセット信号線
１１とを介して外部の情報処理装置からクロック信号（
ＣＬＯＣＫ）とリセット信号（ＲＥＳＥＴ）とを受ける
。

そして、これらの信号に応じて、前記の各回路とＲＡＭ
１とを所定のタイミングで制御して動作させ、データの
δ込み／読出しの制御をする。

そこで、この制御回路４の制御の下に、外部の情報処理
装置からシリアルなデータとして転送されたデータがシ
リアル／パラレル変換器７内部でパラレルにされてＲＡ
Ｍ１に書込まれ、外部の情報処理装置へ転送すべきパラ
レルなデータがＲＡＭ１から読出されてパラレル／シリ
アル変換器６内部でシリアルに変換されてシリアルなデ
ータとして情報処理装置側に転送される。

なお、パラレル／シリアル変換回路６とシリアル／パラ
レル変換回路７とは、それぞれクロック信号を受けて、
このクロノク信号のタイミングに応じて受けたデータを
シリアル又はパラレルに変換する。

次にその全体的な動作について説明すると、ファイルメ
モリ１５は、通常、入力待ち状態となっていて、まず、
入出力信号線９から転送情報が入力され、その先頭アド
レス＋転送語数の転送情報部分が入出力信号分割回路８
により分割されて抽出される。ここで、取出された先頭
アドレスがアドレスカウンタ３にセットされ、続いて、
取出された転送語数情報がデータ語数計数カウンタ５に
セットされる。

その後、制御回路４は、これらアドレスカウンタ３とデ
ータ語数計数カウンタ５にセソトされた転送情報に従っ
て、占込みの場合には受信された各転送データを例えば
１バイト（＝１語とする）ごとに−・旦ラッチ回路２に
セットしてＲＡＭＩへ９込む制御をするとともに、１語
の書込みに対応してアドレスカウンタ３をそれに同期し
てインクリメント（又はデクリメント）して更新して行
く。

また、読出しの場合にはＲＡＭ１のデータをパラレル／
シリアル変換回路６へと送出して読出す制御をするとと
もに、アドレスカウンタ３をそれに同期して更新して行
く。そして、読出されたデータはンリアルデータとして
入出力信号分割回路８から情報処理装置へと送出される
。なお、読出しに際しては、制御回路４からの読出しに
対応する制御信号が入出力信号分割回路８とパラレル／
シリアル変換回路６に加えられ、これら回路が前記の読
出しに対応する動作し、書込みに際しては、制御回路４
からの書込みに対応する制御信号が入出力信号分割回路
８とシリアル／パラレル変換回路７に加えられ、これら
回路が書込みに対応する動作する。

制御回路４は、同時に、このような書込み／読出しの各
１語の処理に同期させてデータ語数計数カウンタ５を減
算して行と、データ語数計数カウンタ５の値がゼロにな
ったときに制御回路４がデータ語数計数カウンタ５から
語数終了の信号を受けてラッチ回路２とアドレスヵウン
タ３の動作を停止させ、ＲＡＭＩへのアクセスを停止す
る。

なお、以上の実施例では、入出力信号分割回路８は、シ
リアルな伝送データからアドレスデータを抽出するよう
にしているが、情報処理装置２１が先頭アドレス情報を
独立に送出するような手順で情報処理装置２１とファイ
ルメモリｌ５とがデータ交換を行えば、入出力信号分割
回路８を単なる入出力インタフェースで済み、アドレス
等のデータの抽出が不要になる。そのようなデータ伝送
の実施例について次に説明する。

その一例として、情報処理装置２１がらは第２図に例示
した転送情報フォーマットがライン９がらファイルメモ
リ１５側に入力されるものとする。

この転送情報フォーマットは“同期情報，書込／読出情
報”先頭アドレス情報”，′データ転送語数ｍ”，′デ
ータ列（ｎバイト）”で構成され、データ列以外の各転
送情報は、ｎバイトを１単位に転送さて、ファイルメモ
リ１５でデータ転送可の応答があったときにその後にあ
るデータ列（ｎバイト）のデータが連続的に送られる。

すなわち、この第２図の例示でデータ書込み時には、フ
ォーマットの先頭部分には“同期情報十書込コマンド”
が設定され、データの読出し時にはフォーマｙ｝の先頭
部分に“同期情報＋読出コマンド”が設定されるととも
にフォーマット最後尾の“データ列”部分は当然削除さ
れて、これがまずファイルメモリ１５に送られる。次に
、ファイルメモリ１５から次の転送可の応答があったと
きに、先頭アドレス情報が送られ、次に、ファイルメモ
リｌ５から次の転送可の応答があったときに、データ転
送語数ｍが送られる。最後に、ファイルメモリ１５から
次の転送可の応答があったときには、ファイルメモリｌ
５から応答には関係せずにデータがデータ列ｎバイト単
位で連続的に送られて行く。なお、ファイルメモリｌ５
からの転送可の応答は、制御回路４に対するリセット信
号線１１を介して情報処理装置２１に“Ｈ”又は“Ｌ″
の情報を送ることでなされる。また、前記の同期情報は
、データ転送の大きな１単位として、例えば、ブロック
或はフレームの先頭を示す信号としての役割を果たす。

一方、データ読出し時には、前述と同様に出力されるデ
ータがＲＡＭＩからデータバスｌ２を介してパラレル／
シリアル変換回路６に送られたときには、この回路から
シリアルにされた読出しデータを受けてこれを入出力信
号線９を介して情報処理装置２１側へと送出する。

さて、外部の情報処理装置２ｌからシリアルデータとし
て入力される第２図のようなフォーマットの転送情報デ
ータは、入出力インタフェース８（入出力信号分割回路
８に換えて）からシリアル／パラレル変換器７、共通バ
ス１４を介して、まず最初の伝送データとして“同期情
報＋書込みコマンド或は読出コマンド”がラッチ回路２
にセットされる。このラッチ回路２に第２図に示した転
送情報データ●フォーマットが先頭部分の“同期情報”
と“書込みコマンド”又は．′読出しコマンド”の何れ
が格納されたときには、このラッチ回路２へのラッチ終
了後にライン■を使って制御回路が読出し／書込み情報
の何れかを判断する。それは、例えば、同期信号がラッ
チ回路２にセ・ｙトされたときに、コマンド部分を制御
回路４がデコードして、書込み或は読出し処理であるこ
とを解読することで行われる。

そこで、このようなファイルメモリ１５での、データの
３込みと読出し時の全体のシーケンスを第３図と第４図
とに基づいてその流れを説明し、次に第５図，第６図の
主要信号のタイムチャートに基づいて各素子の動作を詳
述する。

第３図は、ファイルメモリｌ５に対する書込み冫一ケン
スを示していて、ステップ３０１〜ステップ３０４まで
が情報処理装置２１の処理シーケンスであり、ステップ
３０５〜ステップ３０７までが情報処理装置２１から転
送されたデータに応じて行う制御回路４の処理シーケン
スである。

まず、書込み時には、情報処理装置２１から書込みコマ
ンドが転送されて制御回路４にライト●モードが設定さ
れ（ステップ３０　１）　、次に、先頭アドレスが転送
されてアドレスカウンタ３に先頭アドレスがセットされ
（ステップ３０２）、そして、データ転送語数ｍが転送
されて書込みデータの語数がデータ転送語数ｍとしてデ
ータ語数計数カウンタ５設定される（ステノプ３０３）
と、制御回路４は、クロソクに従って次のようなシーケ
ンスでデータの書込みを行う。

すなわち、まず、書込み用のデータがラッチ回路２に転
送されると（ステップ３０４）、このデータがラッチさ
れ（ステップ３０５）、ここでＲＡＭＩへのデータの書
込みが行われ（ステップ３０６）るとともに、アドレス
カウンタ３の値がインクリメントされる（ステップ３０
７）、そしてデータをラッチする制御回路４の処理の最
初のステップ（ステップ３０５）へと戻り、次のデータ
転送待ちになる。そして、このステップ３０５から３０
７までのルーチンがデータ語数計数カウンタ５に設置さ
れた語数ｍの回数たけ繰り返して１ブロックの書込みを
終了する。

一方、ファイルメモリ１５からのデータの読出す、読出
しに際しては、第４図に示すように、情報処理装置２１
から読出しコマンドが転送されて制御回路４にリード●
モードが設定され（ステップ４０１）、次に、先頭アド
レスが転送されてアドレスカウンタ３に先頭アドレスが
セットされ（ステップ４０２）、そして、データ転送語
数ｍが転送されて書込みデータの語数がデータ転送語数
ｍとしてデータ語数計数カウンタ５設定される（ステッ
プ４０３）と制御回路４の制御の下に読出しが開始され
る。

すなわち、制御回路４は、ＲＡＭＩ内の指定された読出
し開始アドレスからデータを読出し（ステップ４０４）
、このデータをラッチ回路２に一旦ラッチし（ステップ
４０５）、ここでパラレル／シリアル変換器６にデータ
を転送し（ステップ４０Ｂ）、これとともにアドレスカ
ウンタ３の値を一つインクリメント（ステップ４０７）
Ｌて一つの語のデータの読出しを完了し、そして、制御
回路４の最初の処理のデータの読出し（ステップ４０７
）へと戻る。

ここで、制御回路４は、ステップ４０４からステップ４
０７までのルーチンをデータ語数計数カウンタ５に設定
された語数ｍの分だけ繰り返して１ブロックのデータの
読出しを完了する。

以下、具体的なタイムチャートに基づいて信号の詳細な
取合いについて説明すると、第５図のようにデータの書
込みの場合には、まず入力持ち杖態となっている制御回
路４がＲＥＳＥＴ信号でリセットされ、入出力信号線９
から入出力信号分割回路８（又はインタフェース８、以
下入出力分割回路８で代表する）に入力された転送情報
データが取出される。

ここで、取出されたＲＡＭＩ内の書込み先頭のアドレス
がアドレスカウンタ３にセットされ、続いて取出された
書込み語数ｍがデータ語数計数カウンタ５にセットされ
る。

また、これに先立って、制御回路は信号■からのライ｝
（ＷＲＩＴＥ）の書込み情報で書込み制御状態に設定さ
れる。

この状態から、制御回路４はクロックに従って入出力信
号分割回路８に入出力制御信号■を出力するとともにＳ
／Ｐ制御信号■をシリアル／ノ寸ラレル変換器７に出力
してクロックのタイミングで先頭のデータｌを取込みラ
，ソチ回路２に転送してラッチする。

このランチ回路２への例えば１バイト毎のランチ完了時
点で、書込み制御信号■に基づきアドレスカウンタ３に
設定されたＲＡＭｌの先頭の書込みアドレスにデータ１
を書込む。

この１語の書込みと同時に、アドレスカウンタ３のアド
レスをインクリメントしてＡｄｄｒ．＋１として順次更
新して行く。このインクリメント動作に対して、あらか
じめ所定のアドレス数を設定し、順次これをデクリメン
トする構成とすることもできる。

さらに、この１語の書込みに対応して、データ語数計数
カウンタ５の語定語数ｍを減算してｍ一１とし、順次こ
のカウントを更新する。

この手順によるデータの書込みをｍ語まで繰り返し、デ
ータ語数計数カウンタ５のホールド値が“０″となると
当該データ語数計数カウンタ５から制御装置４にアクセ
ス終了信号■が出力され、このアクセス終了信号■によ
りｍ語のデータのＲＡＭＩ内への書込みが終了し、ファ
イルメモリｌ５は当初の人力持ち杖態となる。

ここでは、データ語数計数カウンタに、初期設定の段階
で、書込みデータ語数に対応するカウント値ｍをそれぞ
れ格納し、ラッチ回路２からＲＡＭ１のデータ１語の書
込みに対応してカウント値を減算し、値がゼロとなった
時に制御回路４にアクセス終了信号■を入力するように
横成したが、データの書込みに応じてインクリメントし
、あらかじめ設定した値ｍとなった時に１ブロックのデ
ータの転送終了を把握する構成とすることもできる。

また、ファイルメモリ１５からのデータ読出しに際して
は、第６図のタイミングチャートに従い、ＲＥＳＥＴ信
号の人力の後に、ＲＥＡＤ信号■の人力で制御装ｉｔ４
が読出し杖態に設定される。

ここで、書込みと同様の手順でアドレスカウンタ３に読
出し先頭アドレスが設定され、これと同時にデータ語数
計数カウンタ５に読出しデータの語数ｍが設定される。

ここで、クロツクに従って読出し制御信号■がＲＡＭＩ
に出力され、ＲＡＭ１の先頭読出しアドレスからデータ
１がラッチ回路２に読出され、例えば１バイト毎にラッ
チ回路２からパラレル／シリアル変換器６に転送される
。

この時に、入出力制御信号■とＰ／Ｓ制御信号がそれぞ
れ入出力信号分割回路８とパラレルンシリアル変換器６
に出力されて情報処理装置２１側への読出しデータの転
送が行われる。

ラッチ回路２からパラレル／シリアル変換器６へのデー
タの転送に対応して、アドレスヵウンタ３の読出しアド
レスが−っづつインクリメントされて更新され、データ
語数計数カウンタ５内の設定された語数ｍをデクリメン
トして更新して行く。

このデータ語数計数カウンタ５内のカウント値がゼロに
なった時点て、アクセス終了信号■がデータ語数回数カ
ウンタ５から制御回路４に入力されて読出し動作が終了
する。

なお、書込みの動作説明の項で述べたアドレスカウンタ
３とデータ語数カウンタ５のカウントの変形例はこの読
出しの場合にも同様に適用出来ることは言うまでもない
。

以上のように、ラッチ回路２にコマンドがラッチされた
ときに制御回路４は、それをデコードし、そのコマンド
（書込みコマンド／読出しコマンド）に従って、次に情
報処理装ｉ！２１から送出されたデータを受けると、そ
の転送情報をアドレスカウンタ３に格納し、次に転送さ
れた情報をデータ語数計数カウンタ５に格納する。そし
て、書込みコマンドを受けたときには、その次以降に情
報処理装置２１から受ける転送されるデータはその転送
ごとにラッチ回路２に格納し、転送されたデータをＲＡ
Ｍ１に書込んで行く。また、読出しコマンドを受けたと
きには、制御回路４の制御の下に順次ＲＡＭ１からデー
タがラッチ回路２に読出される。

このようにしてＲＡＭＩに対して書込み、読出しの処理
が行われる。この場合、特に書込みの場合に、転送デー
タに先頭アドレス情報のほかに転送データ数に対応する
転送語数情報（転送語数，先頭アドレス）を入れて情報
処理装置からデータを転送するようにすることで、ファ
イルメモリｌ５側に転送語数を記憶し、転送語数情報に
応じた３込み／読出しを行うことがでと、情報処理装置
からの−回のデータ転送により一連の動作としてファイ
ルメモリ１５へのデータの書込み／読出しを行うことが
できる。しかも、この場合のデータ転送は、データ容量
の可変可能なブロック転送である。したがって、特定ア
ドレスの１バイトデータも効率よく転送処理をすること
ができる。

なお、前記の場合、書込み／読出しの制御は，データ語
数計数カウンタ５へ転送するデータの−都を使用して、
データ語数計数カウンタ５の値のー・部をデータ語数計
数カウンタ５或は制御回路４でデコードして制御回路４
が書込み／読出し制御動作をするようにしてもよいし、
外部の情報処理装置から書込み／読出し制御信号線を介
して書込み／読出し制御信号を独立に送出するようにし
てもよい。さらに、人出力信号分割回路８が転送データ
からコマンドを分離してそれを制御回路４が受けるよう
にしてもよい。

この実施例にみるように、情報処理装置側のファイルメ
モリＩ５との接続線数は、電源とグランドを加えても５
本乃至は６本程度で済むことになる。

第７図は、前記のファイルメモリを情帽処理装置側のバ
スにファイルメモリ用のドライバ２ｏを介してファイル
メモリ３０をドライバ２ｏに着脱可能にコネクタ接続し
たー実施例であって、ドライバ２０とファイルメモリ３
ｏとが数本の信号線で接続でと、着脱できるので、その
接続接点数を低減できる上に信頼性が向上する利点があ
る。

第７図において、３０は、ファイルメモリであって、ド
ライバ２０を介して情報処理装置の１つであるホストコ
ンピュータ２１と接続されている。

ここで、ドライバ２０とホストコンピュータ２ｌとの接
続は、対ホストインタフェースバス２４にヨリハラレル
な接続がされていて、ドライバ２ｏは、ホストコンピュ
ータ２１から送られてくるコマンドに応じて動作する。

また、ドライバ２０とファイルメモリ３０とは、アドレ
スデータの転送過程を１本のデータの人出力信号線４３
で送受を行っており、さらに、転送情報の同期信号のた
めの同期クロソク信号線４４、回路系の初期化のための
回路リセノト｛５号４５、書込み／読出しの制御を行う
リード／ライト制御信号４６、そして、電源２３に接続
された電源線４７と各回路を接地するグランド線４８と
より接続されている。

ドライバ２０は、内蔵されたマイクロプロセッサ２６に
よって制御されて動作し、ホストコンピュータ２１から
、例えばＳＣＳ　Ｉプロトコルコントローラのような対
ホストインタフェースコントローラ２５を介して転送さ
れたデータを受け、転送されたデータは、マイクロプロ
セッサ２６の制御下で、マイクロプロセッサ２６によっ
て割当てたアドレス領域がアクセスされてバスドライバ
２７へと転送される。

また、ホストコンピュータ２１から送出されたコマンド
は、マイクロプロセッサ２６でデコードされて、リード
／ライト制御回路２９がコマンドに応じて制御され、フ
ァイルメモリ３０側に書込み／読出しの制御信号を制御
信号線４６を介して送出する。なお、２９ａは、制御回
路２９の外部に取付けられた発振素子であり、これによ
り内蔵された発振回路が所定のクロソク周波数で発振す
る。

以下、第７図に示す実施例においてデータの書込みを行
う場合について第８図のフローチャートに従って説明す
る。

第７図に示す実施例では、転送データ列を１つのブロッ
クとして取扱い、ホストコンピュータ２ｌからファイル
メモリ３０に書込みのため、まず、データを転送すると
きには、先頭上位アドレス情報をセットし（ステップ８
０　１）　、ＲＥＳＥＴ信号をリセット信号線１１に送
出して回路リセットをし（ステップ８０２）、データの
ブロックに対する先頭アドレスがまず転送され（ステッ
プ８０１，８０２）、それをパラレル／シリアル（Ｐ／
Ｓ）変換回路２８ｂでシリアル情報に変換して、データ
セパレート回路２８，入出力仁号線４３を経てファイル
メモリ３０側に転送する（ステソプ８０３）。

その先頭アドレスを受けた（ステップ８１１）ファイル
メモリ３０側では、入出力信号線４３に接続されたデー
タセパレート回路３１を経てメモリ側におけるシリアル
／パラレル変換回路３ｌｂで再びパラレルデータに変換
してアドレスラッチ回路３２に一時記憶する（ステップ
８１２）。

そして、ドライバ２０から書込み制御信号を制御回路３
４が受けるこの場合には、アドレスデータをアドレスラ
ンチ回路３２に一時記憶した後にドライバ２０から転送
されるシリアルデータをシリアル／パラレル変換回路３
ｌｂでパラレルデータに変換してデータランチ回路３３
に一時記憶する（ステップ８０５〜ステップ８０８）。

そして、アドレスデータがアドレスランチ回路３２にお
いて確定した後、制御回路３４がリード／ライト制御回
路３５を制御して書込み制御信号を半導体メモリ３６に
送出し（ステップ８０９）、これにより、データラッチ
回路３３のデータが半導体メモＩＪ３６に書込まれる（
ステソブ８ｌ６）。次に；アドレスカウンタ３７が制御
回路３４によりインクリメントされる（ステップ８１０
）。同様に次のデータを一時記憶すればアドレスカウン
タ回路３７のアドレス値がインクリメントされ、ステッ
プ８０５からステップ８１０までのステップを繰り返し
て半導体メモリ３６に順次データの書込みが行われる。

また、第９図に示したファイルメモリ３０からのデータ
の読出しの場合にも、第８図に示したデータの書込みの
場合と同様にドライバ２０側での読出しアドレスに関す
るステップ９０１から９０４までの処理及びこれに応答
してファイルメモリ３０側でのステップ９１１から９１
３までの処理が行われる。

すなわち、ドライバ２０から読出し制御信号を制御回路
３４が受けるデータ読出し場合には、先頭アドレスをア
ドレスラッチ回路３２に記憶した後、そのアドレス領域
のデータを、リード／ライト制御回路３５からのリード
信号により読出し（ステップ９１４）、データラッチ回
路３３でラッチ（ステップ９１５）Ｌた後にパラレル／
シリアル変換回路３１ａにパラレル転送し（ステップ９
１６）、パラレルデータをシリアルに変換する。

そして、データセパレー夕回路３１を介してドライバ２
０へと送る。

一方、ドライバ２０は、ファイルメモリ３０から受けた
シリアルな読出しデータをデータセパレート回路２８を
経てシリアル／パラレル変換回路２８ａでパラレルデー
タとし（ステップ９０５，９０６）、１ブロックデータ
分だけ繰り返して（ステソ７’９０７〜９１０）ホスト
コンピュータ２ｌに送る。

なお、ファイルメモリ２０において、３８ａは、゛Ｉ１
導体メモリ３６のデータ人力に接続されたデータパスで
あり、３８ｂは、半導体メモリ３６のアドレス入力に接
続されたアドレスバスである。また、３９は、アドレス
カウンタ回路３７のアドレスデータの一部をデコードす
るアドレスデコード回路であって、半導体メモリ３６の
アドレス（又は素子）を選択する信号を発生する。４０
は、停電検出回路であって、電源２３から電力供給がな
いときに、電／Ｉｈ４ｌの電力を宇導体メモリ３６に供
給して記憶データをバックアップして保持させる。

この例では、以上のように、ドライバ２０とファイルメ
モリ３０とが合計６本の信号線で接続され、情報の送受
が可能となっている。また、ドライバ２０とファイルメ
モリ３０との間のデータ転送速度としては、この場合、
シリアル転送であるので、数Ｍｂ　ｉ　ｔ／秒〜１２Ｍ
ｂｉｔ／秒又はそれ以上の高速なデータ転送を行うこと
で、シリアル伝送のデータ転送速度となる。

ところで、ドライバ２０とファイルメモリ３０との間の
信号のコネクタ線数さしては、同期クロノク等について
周波数の多重化を図り，同一信号線で送受することも可
能であり、さらに低減することができる。

以上説明してきたが、実施例では、半導体メモリに書込
まれるデータをシリアルに受けてパラレルに変換するシ
リアル／パラレル変換回路と、ｔ導体メモリから読出し
たデータをパラレルに受けて７リアルに変換するパラレ
ル／シリアル変換回路、外部装置から転送されたシリア
ルデータからアドレスデータを抽出する抽出回路、そし
て、情報分離回路等を設けているが、これらは、中なる
インタフェースとしてもよく、この発明は、前記のよう
な名称の回路の組合わせに限定されるものではない。

また、実施例における転送情報データの内容は、先頭ア
ドレス、転送データ語数、送／受信データたけでなく、
リード●ライト制御情報、キャラクタ同期４５号等を含
んでよい。なお、実施例では、リードＯライト制御情報
として読出しコマンドやＳ込みコマンドを使用している
が、占込み／読出しを指示する識別情報等の制御情報で
あればどのようなものであってもよい。このような制御
情報が他の情報と別に或いは一緒に転送することができ
る。また、これは、制御情報ばかりでなく、対応するり
一ド●ライト制御信号であってもよいことはもちろんで
ある。

さらに、先頭アドレスと転送語数とは、転送データと独
立にこれたけ先に転送した後に転送データだけ後から転
送するようにしても、或は、これらを同時に転送しても
よい。なお、半導体メモリからデータを読出す際には、
先にその先頭アドレスと転送語数とを転送することにな
る。

実施例において、半導体メモリの書込み時においては、
転送データ語数情報に換えて、データ終了情報を付加し
、ファイルメモリにおいてその情報を検出して半導体メ
モリのアクセスを停止するようにしてもよい。なお、こ
のようなデータ終了の検出は、入力信号分離回路でデコ
ードするだけで行うことができる。したがって、語数カ
ウンタは、転送データの終了を検出する終了検出回路一
般を使用することができる。なお、転送データ語数情報
における語とは、特定のバイト数の語を意味するもので
はなく、任意の情報量単位として１語とすることができ
るものである゛ことはもちろんである。

また、実施例では、アドレスカウンタによりアクセスの
制御をしているが、これは、マイクロプロセッサのアド
レス出力を利用してアクセスするようにしてもよい。

さらに、半導体メモリとしてＲＡＭ例を挙げているが、
メモリとしては、ＥＥＰＲＯＭをはじめ各種のメモリを
用いることができる。

［発明の効果］ 以上説明したように、本発明にあっては、シリアル転送
でデータを受けてファイルメモリの内部でパラレルデー
タに変換して半導体メモリに記憶するようにし、パラレ
ルデータを半導体メモリから読出して内部でシリアルデ
ータにして外部へ転送するようにしているので、外部装
置との接続線数を少なくでと、その結果として、コネク
タのピン数を低減できる。したがって、挿抜力が小さく
て済み、信頼性の高いファイルメモリを実現できる。

また、この他の発明にあっては、半導体メモリにおける
データアクセス領域の先頭アドレス、アクセスする容量
を示す転送語数情報又は転送終了情報、そのアドレスに
対応した送信データ等をシリアルデータ列としてファイ
ルメモリが受け、ファイルメモリにおいて、前記の先頭
アドレスをアドレスアクセス回路にセットし、転送語数
情報等を終了検出回路に送り、転送語数に応じたデータ
数だけ半導体メモリをアクセスするようにしているので
、必要なデータのみの書込み／読出しを行うことができ
る。

その結果、そのときどきの転送語数に応じた書込み／読
出しが可能であり、転送の都度転送データ量が変更でき
る。したがって、特定のアドレスを速くアクセスするこ
とがでと、かつ大容量データ転送においては、ブロック
転送により情報の高速転送が可能となり、データ転送量
に対応した効率よいデータ転送が実現できる。

【図面の簡単な説明】

第１図は、この発明のファイルメモリの−実施例を示す
構成図、第２図は、第１図の実施例で情報処理装置から
ファイルメモリ側に送出される転送情報フォーマットの
構成例図、第３図は、第１図の実施例におけるファイル
メモリへのデータ書込みシーケンスを示すフローチャー
ト、第４図は、第１図の実施例におけるファイルメモリ
からのデータ読出しシーケンスを示すフローチャート、
第５図は、第３図で表示した第１図の半導体メモリにお
けるデータ書込み時の各信号線の信号状態を示したタイ
ムチャート、第６図は、第４図で表示した第１図のファ
イルメモリにおけるデータ読出し時の各信号線の信号状
態を示したタイムチャート、第７図は、この発明のもう
ひとつ別の実施例であってファイルメモリがリード／ラ
イト制御を行うドライバを介して情報処理装置に接続さ
れた構成例を示すブロック図、第８図は、第７図の構成
例において、ファイルメモリへのデータ書込み時のドラ
イバおよびファイルメモリの動作シーケンスを表示する
フローチャート、第９図は、第７図の構成例において、
ファイルメモリからのデータ読出し時のドライバおよび
ファイルメモリの動作シーケンスを表示するフローチャ
ートである。 １・・・ＲＡＭ．２・・・ラノチ回路、３・・・アドレ
スカウンタ、４・・・制御回路、５・・・データ語数計
数カウンタ、６・・・パラレル／シＩＪ　７ル変換回路
（Ｐ／Ｓ）　、７・・・シリアル／パラレル変換回路（
Ｓ／Ｐ）　、８・・・入力信号分離回路、９・・・入出
力信号線、１０・・・クロック信号線、ｌ１・・・リセ
ット信号線、２０・・・ドライバ、２１・・・ホストコ
ンピュータ、　３０−・・ファイルメモリ、３６・・・
半導体メモリ。

Claims (1)

1. 【特許請求の範囲】 （１）情報処理装置に接続され、この情報処理装置から
   転送されたデータが書込まれ、書込まれたデータが読出
   される半導体メモリを有する半導体ファイルメモリにお
   いて、前記半導体メモリに書込まれるデータをシリアル
   に受けてパラレルに変換するシリアル／パラレル変換回
   路と、前記半導体メモリから読出したデータをパラレル
   に受けてシリアルに変換するパラレル／シリアル変換回
   路と、前記情報処理装置から送出されたアドレスデータ
   を保持するアドレスデータ保持回路とを備え、前記情報
   処理装置からシリアルに転送された書込みデータを前記
   シリアル／パラレル変換回路によりパラレルに変換して
   前記アドレスデータ保持回路に保持されたアドレスデー
   タに従って前記半導体メモリにデータを書込み、前記ア
   ドレスデータ保持回路に保持されたアドレスデータに従
   って前記半導体メモリに書込まれたパラレルデータを読
   出して前記パラレル／シリアル変換回路によりシリアル
   データに変換して前記情報処理装置に転送することを特
   徴とする半導体ファイルメモリ。（２）シリアルデータ
   転送用信号線と、同期用クロック信号線、回路リセット
   信号線、書込み／読出し制御信号線、電源供給線、そし
   てグランド線の少なくとも６本の線で情報処理装置と接
   続されることを特徴とする請求項１記載の半導体ファイ
   ルメモリ。 （３）シリアルデータ転送用信号線におけるデータ転送
   速度が１２Ｍｂｉｔ／秒以上であることを特徴とする請
   求項２記載の半導体ファイルメモリ。 （４）半導体メモリと、外部装置からこの半導体メモリ
   をアクセスする先頭アドレスを示すアドレス情報と転送
   語数情報と送信データとを有するシリアルデータ列を受
   けるインタフェースと、前記半導体メモリのアドレスを
   アクセスするアドレスアクセス回路と、転送データ数の
   終了を検出する終了検出回路とを備え、前記インタフェ
   ースは前記シリアルデータ列から転送語数情報を分離し
   て前記終了検出回路に送出し、かつ前記シリアルデータ
   列からアドレス情報を分離して前記アドレスアクセス回
   路に送出し、前記アドレスアクセス回路に前記アドレス
   情報をセットしてこれをインクリメント又はデクリメン
   トし、前記送信データの書込み又は前記半導体メモリに
   記憶されたデータの読出しを行うとともに、前記転送語
   数情報に基づき前記終了検出回路が転送データの終了を
   検出し、この検出に応じてデータの書込み又は読出しを
   停止することを特徴とする半導体ファイルメモリ。 （５）アドレスアクセス回路はアドレスカウンタであり
   、情報分離回路は、マイクロプロセッサとメモリとこの
   メモリに記憶された制御プログラムにより実現されるこ
   とを特徴とする請求項２記載の半導体ファイルメモリ。 （６）終了検出回路は送信データの語数を計数する語数
   カウンタであり、半導体メモリ、インタフェース、アド
   レスアクセス回路及び前記語数カウンタは同一のケース
   に収納され、半導体ファイルメモリドライバにコネクタ
   を介して結合されることを特徴とする請求項４記載の半
   導体ファイルメモリ。 （７）終了検出回路は送信データの語数を計数する語数
   カウンタであり、半導体メモリ、インタフェース、アド
   レスアクセス回路及び前記語数カウンタは同一のケース
   に収納され、半導体ファイルメモリドライバにコネクタ
   を介して結合されることを特徴とする請求項５記載の半
   導体ファイルメモリ。 （８）半導体メモリと、外部装置からこの半導体メモリ
   をアクセスする先頭アドレスを示すアドレス情報と送信
   データと転送終了情報とを有するシリアルデータ列を受
   けるインタフェースと、前記半導体メモリのアドレスを
   アクセスするアドレスアクセス回路と、前記転送終了情
   報を検出する検出回路とを備え、前記インタフェースは
   半導体メモリに書込まれるデータをシリアルに受けてパ
   ラレルに変換するシリアル／パラレル変換回路と前記半
   導体メモリから読出したデータをパラレルに受けてシリ
   アルに変換するパラレル／シリアル変換回路とを有して
   いて、前記アドレスアクセス回路に前記外部装置から送
   出されたアドレスデータをセットしてこれをインクリメ
   ント又はデクリメントし、前記送信データの書込み又は
   前記半導体メモリに記憶されたデータの読出しを行うと
   ともに、前記検出回路で転送終了情報が検出されたとき
   に、この検出に応じてデータの書込み又は読出しを停止
   することを特徴とする半導体ファイルメモリ。 （３）半導体メモリと、外部装置からこの半導体メモリ
   をアクセスする先頭アドレスを示すアドレス情報と送信
   データと転送終了情報とを有するシリアルデータ列を受
   けるインタフェースと、前記半導体メモリのアドレスを
   アクセスするアドレスアクセス回路と、前記インタフェ
   ースを介して得られた前記シリアルデータ列からアドレ
   ス情報を分離して前記アドレスアクセス回路に送出し、
   かつ前記シリアルデータ列から前記転送終了情報を検出
   する情報分離回路とを備え、前記アドレスアクセス回路
   に前記アドレス情報をセットしてこれをインクリメント
   又はデクリメントし、前記送信データの書込み又は前記
   半導体メモリに記憶されたデータの読出しを行うととも
   に、前記情報分離回路で転送終了情報が検出されたとき
   に、この検出に応じてデータの書込み又は読出しを停止
   することを特徴とする半導体ファイルメモリ。 （１０）情報処理装置に直接或はバスに接続されたドラ
   イバと、このドライバに接続され、前記情報処理装置か
   ら転送されたデータが書込まれ、書込まれたデータが読
   出される半導体メモリを有する半導体ファイルメモリと
   を備える記憶システムにおいて、前記半導体ファイルメ
   モリは前記半導体メモリに書込まれるデータをシリアル
   に受けてパラレルに変換するシリアル／パラレル変換回
   路と、前記半導体メモリから読出したデータをパラレル
   に受けてシリアルに変換するパラレル／シリアル変換回
   路と、前記情報処理装置から送出されたアドレスデータ
   を保持するアドレスデータ保持回路とを備え、前記ドラ
   イバからシリアルに転送された書込みデータを前記シリ
   アル／パラレル変換回路によりパラレルに変換して前記
   アドレスデータ保持回路に保持されたアドレスデータに
   従って前記半導体メモリにデータを書込み、前記アドレ
   スデータ保持回路に保持されたアドレスデータに従って
   前記半導体メモリに書込まれたパラレルデータを読出し
   て前記パラレル／シリアル変換回路によりシリアルデー
   タに変換して前記ドライバに転送し、前記ドライバは前
   記半導体ファイルメモリからのデータを前記情報処理装
   置に転送し、前記情報処理装置からのデータを前記半導
   体ファイルメモリに転送することを特徴とする半導体フ
   ァイルメモリを用いた記憶システム。 （１１）シリアルデータ転送用信号線と、同期用クロッ
   ク信号線、回路リセット信号線、書込み／読出し制御信
   号線、電源供給線、そしてグランド線の少なくとも６本
   の線でドライバと接続され、このドライバと情報処理装
   置とはパラレルにデータが転送されることを特徴とする
   請求項１０記載の半導体ファイルメモリを用いた記憶シ
   ステム。