JPH03218638A

JPH03218638A - 半導体装置の製造方法

Info

Publication number: JPH03218638A
Application number: JP21300290A
Authority: JP
Inventors: Kenji Aoki; 健二青木; Masaaki Kamiya; 昌明神谷; Naoto Saito; 直人斎藤
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1989-08-11
Filing date: 1990-08-09
Publication date: 1991-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、コンピュータなどの電子機器に多く用いら
れているＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ−１ｎ
ｓｕｌａｔｏｒ−Ｓｅｌ１ｅＯｎｄｕｅｔＯｒ　Ｆｉｅ
ｌｄ−Ｅｆ’ｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）の半導
体装置の製造方法に関する。

〔発明の概要〕

この発明は、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅ
ｄ　Ｄｒａｉｎ）構造又はＤ　Ｄ　Ｄ　（Ｄｏｕｂｌｅ
　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有するＭＩＳＦＥＴ
のソース及びドレイン領域の形成工程において、ソース
及びドレイン領域となる不純物領域を不純物吸着法によ
り形成することにより、非常に浅い不純物領域が得られ
、その結果、信号伝搬時間の短く、かつ非常に微細な半
導体装置を得ることを可能とする半導体装置の製造方法
である。

〔従来の技術〕

従来のＬＤＤＨ４造において、Ｐ型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔを例に取ると、第９図に示すように、Ｎ型シリコン
基板１０１の表面にゲート酸化膜１０２及びゲート電極
１０３を形成後、ゲート電極１０３をマスクとしてＰ型
不純物であるボロン１１３をイオン注入によりＮ型シリ
コン基板１０１の表面近傍に打ち込み、薄いＰ″″型の
ソース領域１０５及びドレイン領域１０６を形成し、さ
らにゲート電極１０３の側壁に沿ってスペーサ１０４を
形成後、ゲート電極１０３及びスペーサ１０４をマスク
として再びＰ型不純物であるボロンをイオン注入により
打ち込み、濃いＰ＋型のソース領域１０７及びドレイン
領域１０８を形成し、ＬＤＤ構造のＭＩＳＦＥＴを作る
製造方法が知られている。このイオン注入法の利点とし
ては、不純物導入量を正確に制御できること、あるいは
絶縁膜を介して不純物をドーピングできることがある。

又、従来のＤＤＤ構造においては、Ｐ型ＭＩＳＦＥＴを
例に取ると、第ｌＯ図に示すように、Ｎ型シリコン基板
２０１の表面にゲート酸化膜２０２及びゲート電ｔｉ２
０３を形成後、ゲート電極２０３をマスクとしてＰ型不
純物であるボロン２１３をイオン注入によりＮ型シリコ
ン基板２０１の表面近傍に打ち込み、薄いＰ　型のソー
ス領域２０５及びドレイン領域２０６を形成し、さらに
ゲート電極２０３をマスクとして再びＰ型不純物である
ボロン２１５をイオン注入により打ち込み、濃いＰ　型
のソース領域２０７及びドレイン領域２０８を形成をす
る方法が知られている。

〔発明が解決しようとする課題〕

しかし、上述した従来の半導体装置の製造方法は、ソー
ス領域及びドレイン領域の形成をイオン注入で行ってい
るために、（１）不純物分布かイオン注入のイオンの加速エネルギ
ーに応じてガウス分布状に拡がってしまい浅い不純物領
域を形成できない。

（２）帯電したイオンを注入するため、ゲート絶縁膜を
損傷する。

（３）　　シリコン結晶の（１００）面上にＭＩＳＦＥ
Ｔを形成する場合には、イオン注入においてチャネリン
グという現象か起きやすく、微細なＭＩ　ＳＦＥＴを作
る上で必要な浅い不純物領域を形成するのが困難である
。

（４）上記チャネリングを防止するために、イオン注入
の入射角を７°程度傾けることが提案されている。しか
し、この方法を用いるとシャドウ効果により、ゲート電
極近傍のソース及びドレイン領域の不純物分布に非対称
性が現れＰｖｌ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの電流特性がゲー
ト電極の向きにより異なるという不都合が生ずる。

（５）配線電極とソース及びドレイン領域とのコンタク
トをできるだけ低い抵抗で形成するためには、ソース及
びドレイン領域の表面部分の不純物濃度を高くすること
が必要であるが、イオン注入法では表面部分の不純物濃
度のみを集中的に上げることは困難である。

以上のような欠点のため、均一な特性を有する微細な半
導体装置を製造することが困難であった。

本発明は、以上のような欠点を解決するため、ＬＤＤ構
造を釘するＭＩ　ＳＦＥＴの薄い不純物濃度のソース領
域及びドレイン領域とを不純物吸着法により形成し、非
常に浅くてかつ均一性のよい不純物領域を得ることを目
的としている。さらには、ＬＤＤ構造又はＤＤＤ構造を
有するＭＩ　ＳＦＥＴの濃い不純物濃度のソース領域及
びドレイン領域とを、不純物吸着法を利用して、非常に
浅くて極めて高濃度に形成することも目的としている。

〔課題を解決するための手段〕

本発明によれば、第一導電型の半導体領域の表面にゲー
ト絶縁膜、及びこのゲート絶縁膜上にゲート電極を形成
する第一工程が行なわれた後、前記ゲート電極によって
平面的に分離された一対の半導体領域表面の活性面を露
出する第二工程が行なわれる。続いて、該活性面に対し
て第二導電型の不純物成分を有する気体を供給し、不純
物成分元素あるいは少なくとも不純物成分元素を含む化
合物を吸着し、この不純物吸着層を拡散源として第一導
電型の半導体鎮域に不純物を導入し、低濃度の第１の不
純物層をゲート電極によって分離された一対の半導体領
域表面下に形成する第三工程が行なわれる。最後に、第
１の不純物層の不純物濃度より濃度の高い第２の不純物
層を前記第１の不純物層に隣接して形成する第四工程が
行なわれ、半導体装置が製造される。

好ましくは第四工程が、第二導電型の不純物をイオン注
入により導入して第２の不純物層を形成する工程である
。あるいは第四工程が、第二導電型の不純物成分を有す
る気体を供給して不純物成分元素あるいは少なくとも不
純物成分元素を含む化合物を吸着し、この不純物吸着層
を拡散源として第１の不純物層に不純物を導入し、高濃
度の第２の不純物層を形成する工程である。

第三工程と第四工程の間に、ゲート電極の側壁にスペー
サを形成する工程を加えても良い。

さらに好ましくは、第三工程は、活性面に対して半導体
成分を有する気体及び第二導電型の不純物成分を有する
気体を供給して半導体成分及び不純物成分元素を含む吸
着層を形成し、この吸着層を拡散源として第一導電型の
半導体領域に不純物を導入し、低濃度の第１の不純物層
を形成する工程である。あるいは、第三工程は、第二導
電型の不純物成分を有する不純物層と半導体エピタキシ
ャル層とから成る不純物吸着層を少なくとも１層以上有
する吸着層を形成し、この吸着層を拡散源として第一導
電型の半導体領域に不純物を導入し、低濃度の第１の不
純物層を形成する工程である。

本発明の他の側面によれば、第一導電型の半導体領域の
表面にゲート絶縁膜、及びこのゲート絶縁膜上にゲート
電極を形成する第一工程を行なった後、前記ゲート電極
によって平面的に分離された半導体領域に不純物をイオ
ン注入により導入して第１の不純物層を形成する第二工
程が行なわれる。続いて、イオン注入された半導体領域
表面の活性面を露出する第三工程を行なう。最後に、該
活性面に対して第二導電型の不純物成分を有する気体を
供給して不純物成分元素あるいは少なくとも不純物成分
元素を含む化合物を吸着し、この不純物吸着層を拡散源
として第１の不純物層に不純物を導入し、高濃度の第２
の不純物層からなるソース領域及びドレイン領域を形成
する第四工程を行ない半導体装置を製造する。

第四工程は、例えば活性面に対して半導体成分を有する
気体及び第二導電型の不純物成分を有する気体を供給し
て半導体成分及び不純物成分元素を含む吸着層を形成し
、この吸着層を拡散源として第１の不純物層に不純物を
導入し、高濃度の第２の不純物層を形成する工程である
。第四工程は、あるいは第二導電型の不純物成分を有す
る不純物層と半導体エピタキシャル層とから成る不純物
吸着層を少なくとも１層以上有する吸着層を形成し、こ
の吸着層を拡散源として第１の不純物層に不純物を導入
し、高濃度の第２の不純物層を形成する工程である。

〔作　　用〕

上記の不純物吸着法は、活性化した半導体表面に不純物
元素を含むガスあるいは不純物化合物ガスを供給すると
、不純物元素あるいは不純物元素を含む化合物が、半導
体表面に化学吸着する原理を利用している。従って吸着
する不純物の量は半導体基板の温度及び不純物元素を含
むガスの導入量により制御可能である。又、半導体表面
にできた不純物吸着層を拡散源として拡散により不純物
領域を形成するため、均一で浅いソース領域及びドレイ
ン領域を容易に得ることができる。

〔実　施　例〕

（第１実施例）以下に、本発明の半導体装置の製造方法の実施例を図面
に基づいて説明する。第１図は、半導体基板としてＮ型
のシリコン基板１を用いた場合についての本発明の第１
の実施例である。ＬＤＤ構造の高濃度及び低濃度不純物
領域をともに不純物吸着法を用いて形成している。まず
、第１図（ａ）のように、Ｎ型シリコン基板１の上にゲ
ート酸化膜２を形成する。一般の集積回路の製造におい
てはこの工程の前に素子分離領域形成等の工程があるが
、ここではその説明は省略する。次に第１図（ｂ）のよ
うに、ゲート電極３を形成するとともに、ゲート電極３
をマスクにして、あるいはゲート電極３を形成するため
に用いたホトレジストをマスクにしてゲート酸化膜２を
エッチングにより除去してＮ型のシリコン基板１の表面
を露出する。次に、第１図（Ｃ）に示すように、露出し
たＮ型シリコン基板１の表面にボロン化合物ガス１１を
導入するとボロン吸着層ｌ２が形成される。その後、７
００℃〜９００℃の熱処理をすると第１図（ｄ）に示す
ように浅いＰ一型ソース領域５及びＰ　型ドレイン領域
６が形成される。次にこの構造の上から絶縁膜を堆積し
それを異方性のエッチングにより除去すると第１図（ｅ
）に示したようにゲート電極３に沿ってスペーサ４が形
成される。この後、高濃度のボロン層をゲート電極３及
びスペーサ４をマスクとして用い形成すれば、第１図（
『）に示したような、ど型ソース領域７及びピ型ドレイ
ン領域８を有するＬＤＤ構造のＰ型ＭＩ　Ｓ　Ｆ　Ｅ　
Ｔを作ることができる。このど型ソース領域及びど型ド
レイン項域はイオン注入法を用いて作ることもできるが
、本実施例においてはＰ一型ソース領域及びＰ　型ドレ
イン領域を形成する時に用いた不純物吸着法によって形
成している。この不純物吸若法を用いた方がイオン注入
を用いるよりも、浅くてかつ対称性に優れたＰ型不純物
を有するソース及びドレイン領域を形成することが可能
となる。

以下、第２図〜第４図を用いて不純物吸着法で作られた
Ｐ型不純物層の特徴を説明する。第２図にＰ型不純物領
域形成工程におけるプロセスフローチャートを示す。ま
ず、７００℃において真空度を数ＩＩＰａ以下まで下げ
、その後８００℃程度の雰囲気に半導体基板をさらす。

数分間の雰囲気安定化後、１０ｍＰａ程度の圧力で水素
を導入する。この水素によって、シリコン基板を露出さ
せたエッチング工程後にその露出面に形成された約３０
Ａ以下の自然酸化膜が除去され、表面の清浄化がなされ
る。この結果、活性化されたシリコン原子が表面に露出
する。次に吸着層形成のための温度まで降温し、ジボラ
ンガス（Ｂ２Ｈ６）のようなボロンを含む化合物ガスを
導入するとシリコン基板１の露出面にボロン吸着層が形
成される。このボロン吸着層は主としてシリコン基板の
露出面及び、ポリシリコン等でできたゲート電極に形成
され、酸化膜等の絶縁膜上には形成されない。第３図は
、第２図のプロセスフローによって形成されたボロン不
純物濃度の表面からの分布の一例である。

極めて高い表面不純物濃度において、容易に７００Ａ以
下の浅い不純物領域が形成できることがわかる。第４図
は、第１図に示す工程においてジボラン導入圧力をパラ
メータとした場合のボロンのピーク填度のジボラン導入
時間依存性を示している。不純物吸着法はジボランの導
入圧力及び導入時間により、低濃度から高濃度の不純物
領域まで制御性よく作ることができることを示している
。

しかし、さらに高濃度の不純物領域を形成したい時には
、第２図のジボラン導入とアニールを数回繰り返し行う
と良い。ジボランガスと、半導体成分を含むジクロルシ
ラン（　Ｓ　ｉＨ２　ＣＤ　２　）ガスと水素ガスの導
入とを同時に行いボロンとシリコンの吸着層を連続して
設けてもよい。又、第１図及び第２図に示す実施例にお
いてはボロン吸着層形成直後にアニールの工程を入れて
いるが、このアニールの玉程はボロン吸着層の形成後で
あればいつ行ってもよいことは言うまでもない。従って
第１図（ｄ）で行っているＰ一型ソース及びドレイン項
域形成のアニールは第１図ｍのＰ＋ソース及びドレイン
領域形成時に行うアニールで兼用することも可能である
。またアニール方法として、ランプアニール又はビーム
アニールを用いる事が好ましい。

本発明の第１の実施例として、ボロンを不純物として導
入したＰ型ＭＩＳＦＥＴの場合について説明した。ボロ
ンの場合、Ｎ型のヒ素やリンに比べ拡散係数が大きいの
で、特に本発明による利点が大きい。しかし、アンチモ
ンなどのＮ型の不純物をソース及びドレイン領域に用い
るＮ型ＭＩＳＦＥＴに適用できることは言うまでもない
。また、本発明の半導体装置の製造方法は、半導体基板
上ばかりでなく、半導体基板表面近傍に設けられたウェ
ル鎮域でのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの形成や、絶縁膜上
に形成されたシリコン膜にＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを形
成する場合においても有効であることは言うまでもない
。又、不純物層と半導体エピタキシャル層とからなる不
純物吸着層を少なくとも一層以上有する吸着層を形成し
、この吸着層を拡散源として固相拡散を行ない不純物領
域を形成してもよい。

例えば、基板表面温度を８２５℃に保持しながらジボラ
ンガスを圧力Ｉ　Ｘ　ｌＯ’Ｐａ程度で１００秒間導入
することで、Ｎ型シリコン基板表面にボロン吸着層を形
成する。次に基板表面温度を７００℃〜９００℃に保持
しながらＳｉＨ２Ｃ１２やＳ　ｉＨ　４等のシリコンを
含む化合物ガスを導入してボロン吸着層の上にシリコン
エピタキシャル層を形成する。尚、ジクロルシラン等の
塩素系ガス又は、Ｓ　ｉＨ　４とＨＣ１を混合して用い
ればシリコン上にのみ選択的にシリコンエピタキシャル
層を形成できる。シリコン基板表面温度を８２５℃に保
持しながら、ジクロルシランガス（　Ｓ　ＩＨ　２　Ｃ
　Ｉ　２　）を圧力１．３Ｘ　ｌＯ’Ｐａでｌ３分間導
入し、膜厚約５０人のシリコンエピタキンヤル層を形成
する。尚、シリコンエピタキシャル層の膜厚は、シリコ
ンエピタキシャル層かゲート電極と電気的にショートし
ない膜厚にする必要があり、少なくともゲート酸化膜よ
り薄いことが望ましい。以上のようにボロン吸着層とシ
リコンエピタキシャル層を重ねると、ボロンがエピタキ
シャル層の中に取り込まれて活性化し易くなる。

（第２実施例）第５図（ａ）〜（ｇ）は、半導体領域として、Ｎ型シリ
コン基仮を用いた場合についての、本発明の第２実施例
である。ＬＤＤ構造において、低濃度不純物領域を不純
物吸着法により形成し、高濃度不純物領域をイオン注入
で形成する。この方法によれば、ソース及びドレインの
低濃度領域を非常に浅く、かつ、ゲート電極直下へのま
わり込みを少なく形成することが可能である。まず、第
５図（ａ）のように、Ｎ型シリコン基板２ｌの上にゲー
ト酸化膜２２を形成する。次に、ゲート酸化膜２２の上
にゲート電極２３を第５図（ｂ）のように形成する。

次に、第５図（Ｃ）のようにゲート電極２３をマスクに
してゲート酸化膜２２を除去して、ソース形成領域及び
ドレイン形成領域の表面となるＮ型シリコン基板２ｌの
表面部分を露出する。次に、第５図（ｄ）に示すように
、露出したＮ型シリコン基板２ｌの表面にボロン吸着層
を形成し、７００℃〜９５０℃の熱処理をすることによ
り、第５図（ｅ）のようなソース及びドレインの低濃度
領域２５．　２４を形成する。次に、ゲート電極２３の
周囲にＳ　１０　２膜２６を第５図（ｆ）のように設け
る。次に、周囲にＳ　ｉ０　２膜２６を設けたゲート電
極２３をマスクとしてイオン注入によりソース及びドレ
インの高濃度領域２８．　２７を第５図（ｇ）のように
設けたＬＤＤ構造Ｐ　’！：！　Ｍ　Ｏ　Ｓ　（Ｍｅｔ
ａｌ−Ｏｘｉｄｅ−Ｓｅｓ＋ｉｃｏｎｄｕｃｔｏｒ）ト
ランジスタを作ることができる。

第６図にソース及びドレインの低濃度領域を形成する不
純物ドーピング層形成工程におけるプロセスフロ一を示
す。まず、真空度が１　ｘ　ｌＯ’Ｐａ以下の８５０℃
程度の雰囲気に半導体基板をさらす。

次に、数分間の雰囲気安定化後、水素を導入する。

この水素によってシリコン基１ｉ２１に形成されていた
約３０人以下の自然酸化膜かりムーブされ、表面の清浄
化がなされる。この結果、活性化されたシリコン原子か
表面に露出する。次に、ジボランガス（Ｂ２Ｈ６）のよ
うなボロンを含む化合物を約Ｉ　Ｘ　１０’Ｐａ程度導
入し、シリコン基板２ｌの表面にボロン吸着層を形成す
る。次に、熱処理によってボロンを基板内部に拡散して
活性化することにより、ソース及びドレインの低濃度領
域を形成できる。

本発明の第２の実施例に示すＬＤＤ構造ＭＯＳトランジ
スタの製造方法によれば、ソース及びドレインの低濃度
領域は、シリコン基板２ｌの表面から浅く、また、ゲー
ト電極の下にまわりこまないため、同じゲート長のイオ
ン注入法に比べて、ソースとドレインの実効的な間隔が
狭くならない。

即ち、微細なＬＤＤ構造ＭＯＳトランジスタを作ること
ができる。

本発明の第２の実施例として、ボロンを不純物として導
入したＰチャネルＭＯＳ｝ランジスタの場合について説
明した。ボロンの場合、Ｎ型のヒ素に比べ拡散係数か大
きいので、特に、本発明によるメリットか大きい。しか
し、アンチモンなどのＮ型の不純物をソース及びドレイ
ン領域として形成するＮチャネルＭＯＳトランジスタに
適用できることは言うまでもない。また、半導体基板と
してはシリコンだけてなくゲルマニウムでもよい。

また、ゲート絶縁膜としてはゲート酸化膜に限定する必
要はない。

（第３実施例）次に、本発明の半導体装置の製造方法の第３の実施例を
第７図に基づいて説明する。この実施例ではＬＤＤ構造
において、ＭＩＳＦＥＴの濃い不純物濃度のソース領域
及びドレイン領域とを不純物吸着法により形成し、非常
に高濃度でかつ浅い不純物領域を得ることを目的として
いる。上記の不純物吸着法は、活性化した半導体表面に
不純物元素を含むガスあるいは化合物ガスを供給すると
、不純物元素あるいは不純物元素を含む化合物が、半導
体表面に化学吸着する原理を利用している。

従って吸着する不純物の量は半導体基板の温度及び不純
物元素を含むガスの導入量により制御可能である。又、
半導体表面にできた不純物吸着層を拡散源として拡散に
より不純物領域を形成するため、半導体表面の極く近傍
で不純物濃度の高いソース及びドレイン領域を容易に得
ることができる。

まず、第７図（ａ）のように、Ｎ型シリコン基板３１の
上にゲート酸化膜３２を形成する。一般の集積回路の製
造においてはこの工程の前に素子分離領域形成等の工程
があるが、ここではその説明は省略する。次にゲート酸
化膜３２の上にゲート電極３３を第７図（ｂ）のように
形成する。次に第７図（Ｃ）のようにゲート電極３３を
マスクにして、あるいはゲート７４，極３３を形成する
ために用いたホトレジストをマスクにしてボロンをイオ
ン注入すると、Ｎ型シリコン基板の表面近傍にボロン注
入層４４か形成される。次にこの構造の上から絶縁膜を
堆積し、それを異方性のエッチングにより除去すると第
７図（ｄ）に示したように、ゲート電極３３の側壁に沿
ってスペーサ３４が形成される。このとき低濃度のソー
ス領域３５とドレイン領域３６が形成されている。ここ
までは従来のＬＤＤ構造のＭＩＳＦＥＴの製造方法と全
く同じである。次に第７図（ｅ）に示すように、露出し
たＮ型シリコン基板３ｌの表面をボロン化合物ガス４１
中にさらすと、ボロン吸着Ｎｔ４２が形成される。この
プロセスについての詳細は第６図の場合と同様である。

その後、７００℃から９００℃の熱処理をすると、第７
図（『）に示すように浅くて、かつ表面部分のボロン濃
度が高いＰ　型のソース領域３７及びドレイン領域３８
が形成される。

（第４実施例）最後に、本発明の半導体装置の製造方法の第４の実施例
を第８図に基づいて説明する。この実施例はＤＤＤ構造
において、ＭＩＳＦＥＴの濃い不純物濃度のソース領域
及びドレイン領域とを不純物吸着法により形成し、非常
に高濃度でかつ浅い不純物領域を得る事を目的としてい
る。まず、第８図（ａ）のように、Ｎ型シリコン基板５
１の上にゲート酸化膜５２を形成する。一般の集積回路
の製造においてはこの工程の前に素子分離領域形成等の
工程かあるが、ここではその説明は省略する。

次にゲート酸化膜５２の上にゲート電極５３を第８図（
ｂ）のように形成する。次に第８図（Ｃ）のようにゲー
ト電極５３をマスクにして、あるいはゲート電極５３を
形成するために用いたホトレジストをマスクにしてボロ
ン６３をイオン注入すると、Ｎ型シリコン基板の表面近
傍にボロン注入層６４が形成される。

この後、ボロン注入層６４の活性化と拡散のための熱処
理をすると第８図（ｄ）に示すようなＰ一型のソース領
域５５及びドレイン領域５６が形成される。

ここまでは従来のＤＤＤ構造のＭＩ　ＳＦＥＴの製造方
法と同じである。次に第８図（ｅ）に示すようにソース
領域５５及びドレイン領域５Ｂ上に残っていた絶縁膜を
エッチングにより除去しシリコン基板表面を露出させ、
これをボロン化合物ガス６１中にさらすと、露出したシ
リコンＭＩｉ２表面にボロン吸着層か形成される。この
プロセスの詳細は第６図に示す場合と同様である。その
後、７００℃〜９００℃の熱処理をすると第８図（ｆ’
）に示すように浅くてかつ表面近傍のボロン濃度か高い
Ｐ＋型のソース領域５７及びドレイン領域５８が彰成さ
れる。

〔発明の効果〕

本発明は、以上説明したようにＬＤＤ型又はＤＤＤ型の
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース領域及びドレイン領域
形成のために不純物吸着法を用いることにより、均一性
がよくかつ浅い不純物層を得ることができる。従って、
本発明の半導体装置の製造方法によれば、高速で、かつ
、微細の半導体装置を達成できる効果がある。

【図面の簡単な説明】

第１図（ａ）から（ｒ）は、本発明の半導体装置の製造
方法の第１の実施例を示した工程断面図であり、第２図
は第１の実施例における不純物吸着工程のプロセスフロ
ーチャートであり、第３図は第２図のプロセスフロ一に
従って形成された不純物濃度の半導体基仮表面からのプ
ロファイルてあり、第４図は第２図に示すプロセスフロ
ーにおいてＢ，，Ｈ６導入圧力をパラメータとした場合
のボロンピーク濃度のＢ　２　Ｈ　ｅ導入時間依存特性
図である。第５図（ａ）〜（ｇ）は本発明のＬＤＤ構造
ＭＩＳＦＥＴの製造方法の第２の実施例を示した工程順
断面図であり、第６図は第２の実施例における不純物ド
ーピング層形成工程のプロセスフロ一図である。第７図
（ａ）から（『）は本発明の半導体装置の製造方法の第
３の実施例を示した工程断面図である。第８図（ａ）か
ら（『）は、本発明の半導体装置の製造方法の第４の実
施例を示した工程順断面図である。第９図（ａ）〜（『
）は従来の半導体装置の製造方法を示した工程順断面図
であり、第１０図（ａ）〜（ｆ）は他の従来の半導体装
置の製造方法を示した工程断面図である。１・・・Ｎ型シリコン基阪　２・・・ゲート酸化膜３・
・・ゲート電極　　　　４・・・スペーサ５・・・Ｐ　
型ソース領域　６・・・Ｐ一型ドレイン領域７・・・Ｐ
＋型ソース領域　８・・・Ｐ＋型ドレイン領域ｌ１・・
・ボロン化合物ガス（Ｂ２　Ｈｅ　）ｌ２・・・ボロン
吸着層出願人セイコー電子工業株式会社代理人

Claims

【特許請求の範囲】

（１）第一導電型の半導体領域の表面にゲート絶縁膜、
及びこのゲート絶縁膜上にゲート電極を形成する第一工
程と、前記ゲート電極によって平面的に分離された一対の半導
体領域表面の活性面を露出する第二工程と、該活性面に対して第二導電型の不純物成分を有する気体
を供給し、不純物成分元素あるいは少なくとも不純物成
分元素を含む化合物を吸着し、この不純物吸着層を拡散
源として第一導電型の半導体領域に不純物を導入し、低
濃度の第１の不純物層をゲート電極によって分離された
一対の半導体領域表面下に形成する第三工程と、第１の不純物層の不純物濃度より濃度の高い第２の不純
物層を前記第１の不純物層に隣接して形成する第四工程
とから成る半導体装置の製造方法。
（２）第四工程が、第二導電型の不純物をイオン注入に
より導入して、第２の不純物層を形成する工程である請
求項１に記載の半導体装置の製造方法。
（３）第四工程が、第二導電型の不純物成分を有する気
体を供給して不純物成分元素あるいは少なくとも不純物
成分元素を含む化合物を吸着し、この不純物吸着層を拡
散源として第１の不純物層に不純物を導入し、高濃度の
第２の不純物層を形成する工程である請求項１に記載の
半導体装置の製造方法。
（４）第三工程と第四工程の間に、ゲート電極の側壁に
スペーサを形成する工程を有する請求項１に記載の半導
体装置の製造方法。
（５）第三工程は、活性面に対して半導体成分を有する
気体及び第二導電型の不純物成分を有する気体を供給し
て半導体成分及び不純物成分元素を含む吸着層を形成し
、この吸着層を拡散源として第一導電型の半導体領域に
不純物を導入し、低濃度の第１の不純物層を形成する工
程である請求項１に記載の半導体装置の製造方法。
（６）第三工程は、第二導電型の不純物成分を有する不
純物層と半導体エピタキシャル層とから成る不純物吸着
層を少なくとも１層以上有する吸着層を形成し、この吸
着層を拡散源として第一導電型の半導体領域に不純物を
導入し、低濃度の第１の不純物層を形成する工程である
請求項１に記載の半導体装置の製造方法。
（７）第一導電型の半導体領域の表面にゲート絶縁膜、
及びこのゲート絶縁膜上にゲート電極を形成する第一工
程と、前記ゲート電極によって平面的に分離された半導体領域
に不純物をイオン注入により導入して第１の不純物層を
形成する第二工程と、イオン注入された半導体領域表面の活性面を露出する第
三工程と、該活性面に対して第二導電型の不純物成分を有する気体
を供給して不純物成分元素あるいは少なくとも不純物成
分元素を含む化合物を吸着し、この不純物吸着層を拡散
源として第１の不純物層に不純物を導入し、高濃度の第
２の不純物層からなるソース領域及びドレイン領域を形
成する第四工程とから成る半導体装置の製造方法。
（８）第三工程と第四工程の間に、ゲート電極の側壁に
スペーサを形成する工程を有する請求項７に記載の半導
体装置の製造方法。
（９）第四工程は、活性面に対して半導体成分を有する
気体及び第二導電型の不純物成分を有する気体を供給し
て半導体成分及び不純物成分元素を含む吸着層を形成し
、この吸着層を拡散源として第１の不純物層に不純物を
導入し、高濃度の第２の不純物層を形成する工程である
請求項７に記載の半導体装置の製造方法。
（１０）第四工程は、第二導電型の不純物成分を有する
不純物層と半導体エピタキシャル層とから成る不純物吸
着層を少なくとも１層以上有する吸着層を形成し、この
吸着層を拡散源として第１の不純物層に不純物を導入し
、高濃度の第２の不純物層を形成する工程である請求項
７に記載の半導体装置の製造方法。
（１１）第四工程は、ＬＤＤ構造を形成する工程である
請求項７に記載の半導体装置の製造方法。
（１２）第四工程は、ＤＤＤ構造を形成する工程である
請求項７に記載の半導体装置の製造方法。