JPH0472770A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0472770A JPH0472770A JP18605390A JP18605390A JPH0472770A JP H0472770 A JPH0472770 A JP H0472770A JP 18605390 A JP18605390 A JP 18605390A JP 18605390 A JP18605390 A JP 18605390A JP H0472770 A JPH0472770 A JP H0472770A
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- silicon crystal
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Links
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- 239000004065 semiconductor Substances 0.000 title description 10
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関するものである
。
。
第２図（ａ）〜（Ｃ）は従来の半導体装置の製造方法を
適用したＮチャンネル型ＭＯ３）ランリスタを示す工程
順断面図である。
適用したＮチャンネル型ＭＯ３）ランリスタを示す工程
順断面図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１２上に
、膜厚約３００人の保護酸化膜１３および膜厚約９５０
人のシリコン窒化Ｈ（Ｓ １Ｎ）１４が順次形成された
後、このシリコン窒化膜１４上に形成したレジストパタ
ーン１５を用いて、エツチングすることにより、フィー
ルド領域１６のシリコン窒化膜１４が除去される。その
後、シリコン窒化膜１４およびレジストパターン１５を
マスクとして、ドーズ量約３Ｘ１０１コ（ｃ ｍ−”）
のホウ素１７をイオン注入することにより、Ｐ型のチャ
ネルストッパ領域１８が形成される。
、膜厚約３００人の保護酸化膜１３および膜厚約９５０
人のシリコン窒化Ｈ（Ｓ １Ｎ）１４が順次形成された
後、このシリコン窒化膜１４上に形成したレジストパタ
ーン１５を用いて、エツチングすることにより、フィー
ルド領域１６のシリコン窒化膜１４が除去される。その
後、シリコン窒化膜１４およびレジストパターン１５を
マスクとして、ドーズ量約３Ｘ１０１コ（ｃ ｍ−”）
のホウ素１７をイオン注入することにより、Ｐ型のチャ
ネルストッパ領域１８が形成される。
このホウ素１７のイオン注入の加速エネルギーは約５０
（ｋ ｅ Ｖ）である。
（ｋ ｅ Ｖ）である。
次に第２図（ロ）に示すように、レジストパターン１５
を除去した後、選択酸化法によりフィールド酸化膜１９
が形成される。２０はトランジスタ形成領域である。
を除去した後、選択酸化法によりフィールド酸化膜１９
が形成される。２０はトランジスタ形成領域である。
次に第２図（Ｃ）に示すように、トランジスタ形成領域
２０のシリコン窒化膜１４が除去された後、ゲート酸化
膜８が形成され、このゲート酸化膜８上にポリシリコン
膜からなるゲート電極９が形成される。その後、ゲート
酸化膜８およびゲート電極９をマスクとしてｎ型の不純
物がイオン注入されることにより、ソース・ドレイン領
域１０が形成される。
２０のシリコン窒化膜１４が除去された後、ゲート酸化
膜８が形成され、このゲート酸化膜８上にポリシリコン
膜からなるゲート電極９が形成される。その後、ゲート
酸化膜８およびゲート電極９をマスクとしてｎ型の不純
物がイオン注入されることにより、ソース・ドレイン領
域１０が形成される。
〔発明が解決しようとする課題］
しかしながら、このような従来の半導体装置の製造方法
を適用したＮチャンネル型ＭＯ３）ランリスタは、ソー
ス・ドレイン領域１０とチャンネルストッパ領域１８と
が接する付近の接合耐圧（ジャンクション耐圧）が低い
。すなわち各トランジスタ間２０の絶縁性が不十分であ
った。そのため高電圧電源（例えば５〔ｖ）電源。）で
動作するトランジスタを形成することができない。
を適用したＮチャンネル型ＭＯ３）ランリスタは、ソー
ス・ドレイン領域１０とチャンネルストッパ領域１８と
が接する付近の接合耐圧（ジャンクション耐圧）が低い
。すなわち各トランジスタ間２０の絶縁性が不十分であ
った。そのため高電圧電源（例えば５〔ｖ）電源。）で
動作するトランジスタを形成することができない。
そこでこのような場合、チャネルストッパ領域１８に接
する付近のソース・ドレイン領域１０の不純物濃度を低
濃度とし、接合付近を高抵抗とすることにより、ソース
・ドレイン領域１０とチャンネルストッパ領域１８との
接合付近の接合耐圧を向上させていた。しかしこのよう
な方法を適用すると、フィールド傾城１６の幅が大きく
なり、チップ面積が増大するという問題があった。
する付近のソース・ドレイン領域１０の不純物濃度を低
濃度とし、接合付近を高抵抗とすることにより、ソース
・ドレイン領域１０とチャンネルストッパ領域１８との
接合付近の接合耐圧を向上させていた。しかしこのよう
な方法を適用すると、フィールド傾城１６の幅が大きく
なり、チップ面積が増大するという問題があった。
この発明の目的は上記問題点に鑑み、チップ面積を小さ
（でき、かつ高電圧電源により動作するトランジスタを
形成することのできる半導体装置の製造方法を提供する
ことである。
（でき、かつ高電圧電源により動作するトランジスタを
形成することのできる半導体装置の製造方法を提供する
ことである。
この発明の半導体装置の製造方法は、次のとうりである
。
。
絶縁物基板を選択的にエツチングすることによりトラン
ジスタ形成領域に溝を形成し、この溝の表面にシリコン
をイオン注入した後、選択エピタキシャル成長法により
溝の内部にシリコン結晶層を形成し、このシリコン結晶
層上に単一のトランジスタを形成する。
ジスタ形成領域に溝を形成し、この溝の表面にシリコン
をイオン注入した後、選択エピタキシャル成長法により
溝の内部にシリコン結晶層を形成し、このシリコン結晶
層上に単一のトランジスタを形成する。
この発明の構成によれば、絶縁物基板に溝を形成し、こ
の溝の表面にシリコンをイオン注入した後、選択エピタ
キシャル成長法により溝の内部にシリコン結晶層を形成
し、このシリコン結晶層上に単一のトランジスタを形成
することにより、各トランジスタを絶縁物基板によって
絶縁分離するため、各トランジスタ間の寄生容量を非常
に小さくすることができ、絶縁抵抗を高くすることがで
きる。さらに従来のようなフィールド酸化膜が不要とな
り、フィールド酸化膜の幅を最小幅とすることができる
。
の溝の表面にシリコンをイオン注入した後、選択エピタ
キシャル成長法により溝の内部にシリコン結晶層を形成
し、このシリコン結晶層上に単一のトランジスタを形成
することにより、各トランジスタを絶縁物基板によって
絶縁分離するため、各トランジスタ間の寄生容量を非常
に小さくすることができ、絶縁抵抗を高くすることがで
きる。さらに従来のようなフィールド酸化膜が不要とな
り、フィールド酸化膜の幅を最小幅とすることができる
。
この発明の一実施例を第１図（ａＪ〜（Ｃ）に基づいて
説明する。
説明する。
第１図（ａ）〜（Ｃ）はこの発明の一実施例の半導体装
置の製造方法を適用したＮチャンネル型ＭＯｓトランジ
スタを示す工程順断面図である。
置の製造方法を適用したＮチャンネル型ＭＯｓトランジ
スタを示す工程順断面図である。
第１図（ａ）に示すように、例えば、サファイア（Ａｆ
ｆｉ□０．）等の絶縁性基板１上にレジストパターン２
を形成した後、このレジストパターン２を用いて、絶縁
物基板１をエツチングすることにより、トランジスタ形
成領域４に深さ１〔μｍ〕程度の溝５を形成する。そし
てレジストパターン２をマスクとして、溝５の表面にシ
リコンおよび不純物となるホウ素６等をイオン注入する
。
ｆｉ□０．）等の絶縁性基板１上にレジストパターン２
を形成した後、このレジストパターン２を用いて、絶縁
物基板１をエツチングすることにより、トランジスタ形
成領域４に深さ１〔μｍ〕程度の溝５を形成する。そし
てレジストパターン２をマスクとして、溝５の表面にシ
リコンおよび不純物となるホウ素６等をイオン注入する
。
次に第１図（ｂ）Ａこ示すように、レジストパターン４
を除去した後、選択エピタキシャル成長法により満５の
内部に島状のＰ型のシリコン結晶層７を形成する。
を除去した後、選択エピタキシャル成長法により満５の
内部に島状のＰ型のシリコン結晶層７を形成する。
そして、第１図（Ｃ）に示すように、シリコン結晶層７
上にゲート酸化１１１８およびゲート電極９を形成し、
このゲート酸化膜８およびゲート電極９をマスクとして
ｎ型の不純物をイオン注入することにより、ソース・ド
レイン領域１０を形成する。
上にゲート酸化１１１８およびゲート電極９を形成し、
このゲート酸化膜８およびゲート電極９をマスクとして
ｎ型の不純物をイオン注入することにより、ソース・ド
レイン領域１０を形成する。
このように絶縁物基板１に溝５を形成し、この溝５の表
面にシリコンを含むイオンをイオン注入した後、選択エ
ピタキシャル成長法により満５の内部にシリコン結晶層
７を形成し、このシリコン結晶層７上に、ゲート酸化Ｈ
８，ゲート電極９およびドレイン・ソース領域１０から
なるトランジスタ１１を形成する。したがって、各トラ
ンジスタ１１は絶縁物基板１により絶縁分離されるため
、各トランジスタ１１間の寄生容量を小さくでき、絶縁
抵抗を高くすることができる。さらに従来のようなフィ
ールド酸化ｌｌ！１９が不要となり、フィ−ルド領域１
６′の幅を最小幅とすることができる。その結果、チッ
プ面積を小さくでき、かつ高電圧電源により動作するト
ランジスタ１１を形成することができる。
面にシリコンを含むイオンをイオン注入した後、選択エ
ピタキシャル成長法により満５の内部にシリコン結晶層
７を形成し、このシリコン結晶層７上に、ゲート酸化Ｈ
８，ゲート電極９およびドレイン・ソース領域１０から
なるトランジスタ１１を形成する。したがって、各トラ
ンジスタ１１は絶縁物基板１により絶縁分離されるため
、各トランジスタ１１間の寄生容量を小さくでき、絶縁
抵抗を高くすることができる。さらに従来のようなフィ
ールド酸化ｌｌ！１９が不要となり、フィ−ルド領域１
６′の幅を最小幅とすることができる。その結果、チッ
プ面積を小さくでき、かつ高電圧電源により動作するト
ランジスタ１１を形成することができる。
なお実施例では、Ｎチャンネル型ＭＯ３）ランリスタに
通用した場合を説明したが、Ｐチャンネル型ＭＯＳトラ
ンジスタおよびＣｕＯ２）ランリスタにも適用すること
ができる。
通用した場合を説明したが、Ｐチャンネル型ＭＯＳトラ
ンジスタおよびＣｕＯ２）ランリスタにも適用すること
ができる。
この発明の半導体装置の製造方法によれば、絶縁物基板
に溝を形成し、この溝の表面にシリコンをイオン注入し
た後、選択エピタキシャル成長法により溝の内部にシリ
コン結晶層を形成し、このシリコン結晶層上に単一のト
ランジスタを形成することにより、各トランジスタを絶
縁物基板により絶縁分離するため、各トランジスタ間の
寄生容量を非常に小さくすることができ、絶縁抵抗を高
くすることができる。さらに従来のようなフィールド酸
化膜が不要となり、フィールド領域の幅を最小幅とする
ことができる。その結果、チップ面積を小さくでき、か
つ高電圧電源により動作するトランジスタを形成するこ
とができる。
に溝を形成し、この溝の表面にシリコンをイオン注入し
た後、選択エピタキシャル成長法により溝の内部にシリ
コン結晶層を形成し、このシリコン結晶層上に単一のト
ランジスタを形成することにより、各トランジスタを絶
縁物基板により絶縁分離するため、各トランジスタ間の
寄生容量を非常に小さくすることができ、絶縁抵抗を高
くすることができる。さらに従来のようなフィールド酸
化膜が不要となり、フィールド領域の幅を最小幅とする
ことができる。その結果、チップ面積を小さくでき、か
つ高電圧電源により動作するトランジスタを形成するこ
とができる。
第１図（ａ）〜（Ｃ）はこの発明の一実施例の半導体装
置の製造方法を適用したＮチャンネル型ＭＯＳトランジ
スタを示す工程順断面図、第２図（ａ）〜（Ｃ）は従来
の半導体装置の製造方法を適用したＮチャンネル型ＭＯ
３）ランジスクを示す工程順断面図である。 ｌ・・・絶縁物基板、４・・・トランジスタ形成領域、
５・・・溝、６・・・シリコン、７・・・シリコン結晶
層、１１・・・トランジスタ ト・・８Ｆ！縫物基板 第 ２ 図 １１・・・トランジスタ （ｂ） △ ２゜
置の製造方法を適用したＮチャンネル型ＭＯＳトランジ
スタを示す工程順断面図、第２図（ａ）〜（Ｃ）は従来
の半導体装置の製造方法を適用したＮチャンネル型ＭＯ
３）ランジスクを示す工程順断面図である。 ｌ・・・絶縁物基板、４・・・トランジスタ形成領域、
５・・・溝、６・・・シリコン、７・・・シリコン結晶
層、１１・・・トランジスタ ト・・８Ｆ！縫物基板 第 ２ 図 １１・・・トランジスタ （ｂ） △ ２゜
Claims (1)
- 絶縁物基板を選択的にエッチングすることによりトラ
ンジスタ形成領域に溝を形成する工程と、この溝の表面
にシリコンをイオン注入する工程と、選択エピタキシャ
ル成長法により前記溝の内部にシリコン結晶層を形成す
る工程と、このシリコン結晶層上に単一のトランジスタ
を形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18605390A JPH0472770A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18605390A JPH0472770A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472770A true JPH0472770A (ja) | 1992-03-06 |
Family
ID=16181574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18605390A Pending JPH0472770A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472770A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5549350A (en) * | 1992-10-20 | 1996-08-27 | Toyota Jidosha Kabushiki Kaisha | Rear underbody structure |
| JP2005203685A (ja) * | 2004-01-19 | 2005-07-28 | Oki Electric Ind Co Ltd | 半導体装置，及び半導体装置の製造方法 |
| JP2008283084A (ja) * | 2007-05-11 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体素子の製造方法および半導体素子 |
| US7718477B2 (en) | 2007-06-28 | 2010-05-18 | Hynix Semiconductor Inc. | Semiconductor device and method of fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213967A (ja) * | 1987-03-03 | 1988-09-06 | Ricoh Co Ltd | 薄膜トランジスタアレイ |
| JPH01215015A (ja) * | 1988-02-24 | 1989-08-29 | Sony Corp | 単結晶層の形成方法 |
-
1990
- 1990-07-13 JP JP18605390A patent/JPH0472770A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213967A (ja) * | 1987-03-03 | 1988-09-06 | Ricoh Co Ltd | 薄膜トランジスタアレイ |
| JPH01215015A (ja) * | 1988-02-24 | 1989-08-29 | Sony Corp | 単結晶層の形成方法 |
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| JP2008283084A (ja) * | 2007-05-11 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体素子の製造方法および半導体素子 |
| US7718477B2 (en) | 2007-06-28 | 2010-05-18 | Hynix Semiconductor Inc. | Semiconductor device and method of fabricating the same |
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