JPH03219676A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置およびその製造方法に係わり、
特に基板上に凸部、あるいは凹部を形成し、これらの側
壁にゲート電極を形成して平面方向の集積度の向上を図
ったＭＯＳ）ランジスタを具備する半導体装置に関する
。

（従来の技術） 従来のＭＯＳ）ランジスタの構造を第７図および第８図
に示す。

第７図は、従来のＭＯＳトランジスタの断面図であり、
第８図は、上記断面をＤ−Ｄ’線に有するＭＯＳ）ラン
ジスタの平面図である。

第７図（図中のＭＯＳ）ランジスタは、例えばｎチャネ
ル型である）に示すように、ｐ型基板１０１表面には素
子分離領域１０２が形成され、これによって分離された
素子領域内には、ｎ型ソース／ドレイン領域１０３１．
１０３□が形成されている。ソース／ドレイン領域１０
３１と、１０３２との相互間に存在するチャネル領域上
には、ゲート絶縁膜１０４が形成され、さらにその上部
には、ゲート電極１０５が形成されている。

次に、上記ＭＯＳトランジスタを第８図の平面図でみる
と、ゲート電極１０５の両側には、ソース／ドレイン領
域１０３＋　、１０３２が形成されている。このとき、
ゲート電極１０５の幅りをチャネル長、チャネル長方向
に直交する方向のソース／ドレイン領域１０３の幅Ｗを
チャネル幅という。

上記構造のＭＯＳ）ランジスタの電流駆動能力Ｉ４はＶ
、＞Ｖ（、−ＶＴの条件下で、１、＋−（Ｗ／２Ｌ）Ｘ
μｃｏｘ（Ｖｃ　　Ｖｔ）”・・・（１） と表わされる。ここで、Ｌはチャネル長、Ｗはチャネル
幅、μは易動度、ＣＯＸはゲート絶縁膜容量を表わし、
■、、■。、ｖＴはそれぞれドレイン電圧、ゲート電圧
、ゲートしきい値電圧を表わしている。

現在、大きい電流駆動能力ｌ、を必要とする高出力ＭＯ
Ｓトランジスタを得るには、（１）式からも分かるよう
に、ゲート幅Ｗを大きくすることで電流駆動能力！、高
める方法が多く取られている。

しかしながら、このような電流駆動能力■４を高める方
法では、ゲート幅Ｗを大きくした分だけ素子平面面積が
増加し、素子微細化の妨げとなっている。

参考文献（１）Ｔ、旧ｚｕｎｏ　ｅｔ　ａｔ、、　５ｙ
ｖｐ、Ｖｔ、Ｓ１丁ｅｃｈ、ＤＩｇ、、Ｐ２３（１９８
Ｂ）（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、Ｆ
ＥＴの素子平面面積当たりのチャネル幅を増加させて電
流駆動能力を高め、しかも高集積化を図ることができる
高出力ＦＥＴを具備する半導体装置およびその製造方法
を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明の半導体装置は、 （イ）　少なくとも一方の面にｍｌの主面と、これと基
板厚方向に互いに高さの異なる第２の主面と、これらを
互いに継ぐ側面とからなる柱状領域を有し、前記第２の
主面は平面でみて屈曲した箇所を、少なくとも１１！所
有し、これに伴って前記柱状領域は屈曲した箇所を有す
る半導体基板と、前記第１、第２の主面の表面領域に形
成された基板と反対導電型の第１、第２の領域と、前記
柱状領域の側面に沿って屈曲した箇所を有して形成され
たゲート電極とを有するＦＥＴを具備することを特徴と
する。

さらに（イ）項記載の半導体装置において、（１）　　
前記柱状領域の側面は、相対向する箇所を有し、 前記相対向する箇所の間隔ｄと、前記ゲート電極の厚さ
Ｔとの関係が、 ｄ＞２Ｔ であること。

（２）　　前記柱状領域は、 最小幅をｂ、ゲート空乏層の幅をｘｊとした場合、 ｂ≦２ｘｊ の関係が満足される寸法を有すること。

以上２項目のうち、少なくとも１項目を具備することを
特徴とする。

また、その製造方法は、 少なくとも一方の面に１／４１の主面を有する半導体基
板に、第１の主面と基板厚方向に互いに高さが異なる第
２の主面を、これらを互いに接続する側面を有し、かつ
屈曲した箇所を有して形成する工程と、 第１、第２の主面、並びにこれらを接続する側面に、第
１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の
導体膜を堆積形成する工程と、 前記第１の導体膜をエツチングし、前記側面に沿って側
壁状に所定量残置させる工程と、前記側壁状に残置した
第１の導体膜をマスクに、基板と反対導電型の１１１１
の不純物を第１、第２の主面に導入する工程と、 全面に第２の絶縁膜を堆積形成する工程と、前記第２の
絶縁膜をエツチングし、前記側面に沿って、かつ前記第
１の導体膜上を覆って側壁状に所定量残置させる工程と
、 前記第２の絶縁膜をエツチングすることで露出する第１
、第２の主面からこれらを構成する材料である半導体を
、第２の絶縁膜をマスクに所定量エツチングし、少なく
とも２つの第１、第２の溝部を形成する工程と、 前記第２の絶縁膜をマスクに、基板と反対導電型の第２
の不純物を第１、第２の溝部内に導入する工程と、 全面に第２の導体膜を形成する工程と、第２の導体膜を
少なくとも前記第２の絶縁膜が露出するまでエツチング
して前記ｆｆ１ｌ、第２の溝部内に残置させ、配線を形
成する工程と、を具備することを特徴とする。

（作用） 上記のような半導体装置にあっては、半導体基板に屈曲
した箇所を有する柱状領域が在り、この柱状領域の側面
に沿ってチャネル領域が形成され、屈曲した箇所を有す
るゲート電極を持つＦＥＴが形成される。よって、平面
方向の素子平面面積当りのチャネル幅が増加するととも
に、柱状領域を屈曲させるから、平面方向の面積の有効
利用ができ、上記増加分はいっそう太き（なる、前記屈
曲した箇所を有する柱状領域の具体的な例は、スパイラ
ル状、ジグザグ状等である。

また、柱状領域がスパイラル状、ジグザグ状等であると
、柱状領域が屈曲することで相対向する箇所を生じるよ
うになる。そこで、相対向する箇所の間隔をｄとし、柱
状領域の側面に形成されるゲート電極の厚さをＴとした
場合、 ｄ＞２Ｔ の関係、すなわちゲート電極の厚さＴを２倍にしても上
記間隔ｄが大きくなるようにすれば、ゲート電極形成に
よって柱状領域相互間が埋め尽くされることはない。

また、その製造方法にあっては、半導体基板に屈曲した
箇所を有した柱状領域を、選択的気相成長法−為るいは
溝を彫ることで形成、次いでゲート絶縁膜となる第１の
絶縁膜、ゲート電極、ゲート電極を他の導電層から絶縁
する第２の絶縁膜を順次形成する。次いで、この第２の
絶縁膜をエツチングしていくと、柱状領域の天井面およ
び柱状領域相互間の底面の半導体が露出する。次いで、
残っている第２の絶縁膜をマスクに、前記半導体をエツ
チングすると、前記天井面および底面に、それぞれ第１
、第２の溝部が自己整合的に形成される。次いで、配線
となる導体層を形成し、これをエツチングしていくと、
前記第１、第２の溝部内に前記導体層が残置され、ソー
ス／ドレイン拡散層に対して自己整合的に配線が形成さ
れる。

（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体装置を、その製造方法とともに説明する。

第１図（ａ）ないし第１図（ｉ）は、この発明の第１の
実施例装置が具備するＭＯＳトランジスタを製造工程順
に示した断面図、第２図（ａ）ないしＭ２図（ｅ）は、
製造工程順に示した平面図である。これらの平面図にお
いて、第１図の断面は、Ａ−Ａ’線に沿っている。

まず、第１図（ａ）　　第２図（ａ）に示すように、例
えばｐ型シリコン基板に、例えばＬＯＣＯ８法により、
フィールド絶縁膜２を形成する。次いで、例えばホトレ
ジストを用いた写真蝕刻法を用いて、基板１内に第１の
溝３を選択的に彫る。このとき、溝３を、例えばスパイ
ラル状に彫ることで、スパイラル状の柱状領域４が形成
される。

このとき、第２図（ａ）の平面図に示すように、例えば
柱状領域４は溝部３により、島状に分離されて形成され
る。この場合、柱状領域４以外で、溝部３で分離された
箇所・を４′として図示する。

なお、スパイラル状の柱状領域４を、図中４′から分離
して形成しないで、互いに接続して形成されてももちろ
ん構わない。

次いで、第１図（ｂ）、第２図（ｂ）に示すように、前
記柱状領域４の表面等に、例えば熱酸化法により、ゲー
ト絶縁膜５を形成する。次いで、例えばＣＶＤ法により
、全面にポリシリコン層を、溝部３の幅の、例えば半分
以下の厚みに堆積形成する。次いで、ＲＩＥ法により、
このポリシリコン層を柱状領域４の側面に側壁状に残す
。これを図中６に示す。この側壁状に残す際、柱状領域
４の上部に、若干の露出部を設けておく。

また、このとき、ポリシリコン層に、例えばホトレジス
ト等のマスクをかけておき、例えば図中に示すようなゲ
ートコンタクト部となる領域６ｂ。

およびそこまでの配線領域６ａを形成する。次いで、ポ
リシリコン層６をマスクに、ｎ型の不純物、例えばヒ素
等を柱状領域４および基板１に対してイオン注入し、ｎ
＋型不純物層７．〜７．を形成する。

次いで、第１図（Ｃ）に示すように、例えばＣＶＤ法に
より、全面にＣＶＤ酸化膜８を堆積形成する。

次いで、第１図（ｄ）に示すように、ＣＶＤ酸化膜８を
エツチングし、柱状領域４の側面に側壁状に残すととも
に、ポリシリコン層６をＣＶＤ酸化膜８にて覆う。この
状態を図中８′として示す。

また、ＣＶＤ酸化膜８′を除去する際、柱状領域４の天
井面（図中７２の部分付近）、および柱状領域相互間の
底面（図中７１の部分付近）のシリコンが露出されるよ
うにする。

次いで、第１図（ｅ）　、′ｉＪ２図（ｃ）に示すよう
に、前記ＣＶＤ酸化膜８エツチング工程によって露出し
たシリコンをエツチングし、第２の溝部９１、および第
３の溝部９２を形成する。

次いで、第１図（ｆ）に示すように、第２、第３の溝部
９＋　、９２に対してヒ素をイオン注入し、ｎ＋型ソー
ス／ドレイン拡散層１０１１０２を形成する。このとき
、ソース／ドレイン拡散層１０．にあっては、前述のれ
＋型不純物層７１と一体化されるようにする。

次いで、第１図（ｇ）に示すように、配線層となる、例
えばアルミニウム膜１１を、スパッタ法により全面に蒸
着形成する。

次いで、第１図（ｈ）、第２図（ｄ）に示すように、ア
ルミニウム膜１１をエツチングし、前記第２、第３の溝
部９．１９□内に、それぞれ埋め込み、自己整合的に配
線を形成する。この状態を図中１１．１．１１２として
示す。

また、第２図（ｄ）中、１１ａ〜１１ｃとして示す領域
はコンタクト部となる。

次いで、第１図（ｉ）、第２図（ｅ）に示すように、層
間絶縁膜１２を全面に堆積形成し、次いで、前記コンタ
クト部６ｂ、およびｌｌａ〜１１ｃに通じるコンタクト
孔１３を、例えば写真蝕刻法を用いて開孔する。

以上のような工程をもって、第１の実施例装置が具備す
るＭＯＳトランジスタが形成される。

このようなＭＯＳトランジスタであると、柱状領域がス
パイラル状に屈曲し、かっこの柱状領域４の側面に沿っ
てチャネル領域が形成され、かつ上記側面上にゲート電
極が形成されているので、素子平面面積当りのチャネル
幅が増加する。

よって、駆動能力の高いＭＯＳトランジスタとなる。

また、その製造方法は、ソース／ドレイン拡散層１０１
　１０□に対する配線が、シリコンをエツチングするこ
とにより得られた第２、第３の溝部９ｒ　、９２に、配
線層となる導体層を埋め込むだけで形成でき、素子微細
化に有利である。

また、ゲート電極６の厚さをＴとし、柱状領域４の相互
間の幅ｄとした場合、これらの関係を、ｄ＞２Ｔ とする。こうすることで、第１図（ｂ）、第２図（ｂ）
に示すように、屈曲することで生じた柱状領域４の相対
向する箇所がゲート電極６によって埋め尽くされること
はなくなり、柱状領域相互間の底面にも拡散層７３、あ
るいは第１図（ｆ）に示すソース／ドレイン拡散層１０
□が形成できるようになる。

さらに、ゲート空乏層の幅がｘｊであり、柱状領域４の
幅がｂである時、 ｂ≦２ｘｊ なる関係を満足させることで、上記した参考文献（１）
にあるように、ゲートバイアスによって、より高い駆動
能力が期待でき、小さい素子平面面積で、大きな電流駆
動能力を持つ高出力ＭＯＳトランジスタが得られるよう
になる。

次に、第３図および第４図を参照して、この発明の第２
の実施例に係わる半導体装置について説明する。

第３図（ａ）ないし第３図（ｉ）は、この発明の第２の
実施例装置が具備するＭＯＳトランジスタを製造工程順
に示した断面図、第４図（ａ）ないし第４図（ｅ）は、
製造工程順に示した平面図である。これらの平面図にお
いて、第３図の断面は、Ｂ−Ｂ’線に沿っている。

なお、第３図および第４図において、第１図および第２
図と同一の部分については同一の参照符号を付す。

糞ず、ｆｆ１３図（ａ）、第４図（ａ）に示すように、
第１の実施例同様、ｐ型シリコン基板１にフィールド絶
縁膜２を形成した後、選択的気相成長法（Ｓｅｌｅｃｔ
！ｖｅ　Ｅｐｌｔａｘｉａｌ　Ｇｒｏｗｔｈ；　Ｓ　Ｅ
　Ｇ　）により、スパイラル状の柱状領域１４を基板１
から突出した形で形成する。導電型は、例えば基板１と
同じｐ型である。

次に、第３図（ｂ）、第４図（ｂ）に示す工程は、例え
ば上述した第１図（ｂ）および第２図（ｂ）の工程と同
じで良い。

この場合、第４図（ｂ）の平面図に示すように、ポリシ
リコン層に、例えばホトレジスト等のマスクをかけてお
き、例えば図中に示すようなゲートコンタクト部となる
領域６ｂ、およびそこまでの配線領域６ａを形成する。

第３図（ｃ）および（ｄ）に示す工程は、例えば第１図
（ｃ）および（ｄ）で説明した工程と同じで良い。

ただし、基板１から突出した形の柱状領域１４を形成す
る場合は、ポリシリコン層からなる配線領域６ａ、並び
に６ｂの上に、例えばホトレジスト等のマスクをかけて
おき、これらがＣＶＤ酸化Ｗ４８′で覆われるようにす
る。

第３図（ｅ）、第４図（ｃ）に示す工程は、例えば第１
図（ｅ）、第２図（ｃ）で説明した工程と同じで良い。

ここで、第４図（ｃ）の平面図に、前記工程で配線領域
６ａ、並びに６ｂの上を覆ったＣＶＤ酸化膜８′を、そ
れぞれ図中８’　ａｓ　８’　ｂとして示す。

第３図（ｆ）および（ｇ）に示す工程は、例えば第１図
（ｆ）および（ｇ）で説明した工程と同じで良い。

第３図（ｈ）、第４図（ｄ）に示す工程は、例えば第１
図（ｈ）、第２図（ｄ）で説明した工程と同じで良い。

ここで、第４図（ｄ）中、ｌｌａ、ｌｌｂとして示す領
域はコンタクト部となる。

第３図（ｉ）、第４図（ｅ）に示す工程は、例えば第１
図（ｉ）、第２図（ｅ）で説明した工程と同じで良い。

ここで、コンタクト孔１３は、コンタクト部６　ａ　ｓ
　１１　ａ　ｓおよび１１ｂに対して開孔される。

以上の工程をもって、第２の実施例装置が具備するＭＯ
Ｓトランジスタが形成される。

このように、基板１上に、突出する領域を選択的に形成
し、これによって柱状領域１４を得ても第１の実施例と
同様の効果を得られる。

また、第２の実施例中の溝部３を得る方法は、′Ｎ４１
の実施例と異なり、柱状領域１４が相対向することで得
られるが、第１の実施例での溝部３とその役割は実質的
に変わらないものである。したがって、この第２の実施
例でも同一の参照符号を付している。

以上、屈曲した箇所を有する柱状領域のパターンとして
、スパイラル状のものについて説明した。

次に、他の屈曲した箇所を有する柱状領域のパターンと
して種々あるなか、代表するものとしてジグザグ状を一
例に挙げ、第３、第４の実施例として説明する。

第５図（ａ）および第５図（ｂ）は、第３の実施例の、
それぞれ−製造工程中における平面図である。第５図に
おいて、第２図と同一の部分については同一の参照符号
を付す。

まず、第５図（ａ）に示すように、第１の実施例と同様
な工程によって柱状領域４を、スパイラル状ではなくジ
グザグ状に形成する。

この￥＆３の実施例では、ジグザグ状に形成された柱状
領域４が、溝部３で島状に分離されているが、別に図中
４′に示す領域と、互いに接続して形成されても構わな
い。

次いで、第５図（ｂ）に示すように、第１の実施例と同
様な方法で、ゲート絶縁膜５、ゲート電極６、並びに基
板１と反対導電型の不純物層７、〜７．を形成する。そ
して、例えば図中に示すようなゲートコンタクト部とな
る領域６ｂ、およびそこまでの配線領域６ａも、例えば
写真蝕刻性法に代表されるような限定方法で形成してお
く。

この後の製造工程は、特に図示しないが、例えば第１の
実施例と同様な工程で良い。

このように、柱状領域４の形状をジグザグ状にして屈曲
した箇所を得ても、第１、第２の実施例と同様な効果が
あることはもちろんである。

次に、第６図を参照して、第４の実施例に係わる半導体
装置について説明する。

第６図（ａ）および第６図（ｂ）は、第４の実施例の、
それぞれ−製造工程中における平面図である。第６図に
おいて、ｔｌＳ４図と同一の部分については同一の参照
符号を付す。

まず、第６図（ａ）に示すように、第２の実施例と同様
に、ＳＥＧ法を用いて柱状領域１４を、スパイラル状で
はなくジグザグ状に形成する。

次いで、第６図（ｂ）に示すように、第２の実施例と同
様な方法で、ゲート絶縁膜５、ゲート電極６、並びに基
板１と反対導電型の不純物層７．１７□を形成する。そ
して、例えば図中に示すようなゲートコンタクト部とな
る領域６ｂ、およびそこまでの配線領域６ａも、例えば
写真蝕刻法に代表されるような限定方法で形成しておく
。

この後の製造工程は、特に図示しないが、例えば第２の
実施例と同様な工程で良い。

このように、柱状領域１４の形状をジグザグ状にして屈
曲した箇所を得ても、第１〜第３の実施例と同様な効果
があることはもちろんである。

以上、第１ないし１＠４の実施例に係わる゛半導体装置
が具備するＦＥＴをＭＯＳ型の場合について説明し、高
出力ＭＯ８）ランジスタが得られること、並びにその製
造方法について述べた。

この発明は、何もＭＯＳ型のＦＥＴならずとも、ＦＥＴ
であれば、その効果を充分に発揮できることはちうまで
もない。例えばＧａＡｓ基板に形成されるＦＥＴに代表
される、ＭＥＳ型のＦＥＴであってもよい。

この場合には、もちろんゲート絶縁膜を形成する必要は
なく、また、ＧａＡｓ自体半絶縁性であるので、フィー
ルド絶縁膜に代表される素子分離領域も、必ずしも形成
する必要はない。

［発明の効果］ 以上説明したように、この発明によれば、ＦＥＴの素子
平面面積当たりのチャネル幅が増加することにより高電
流駆動能力を達成でき、しかも高集積化を図ることがで
きる高出力ＦＥＴを具備する半導体装置およびその製造
方法を提供できる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わる半導体装置が
具備するＦＥＴを製造工程順に示した断面図、第２図は
第１図の断面をＡ−Ａ’線で示す位置に含むＦＥＴの平
面図、第３図はこの発明の第２の実施例に係わる半導体
装置が具備するＦＥＴを製造工程順に示した断面図、第
４図は第２図の断面をＢ−Ｂ’線で示す位置に含むＦＥ
Ｔの平・面図、第５図はこの発明の第３の実施例に保菌
、第７図は従来のＭＯＳ）ランジスタの断面図第８図は
第７図に示すＭＯＳＩ’ランジスタの平面図である。 １・・・ｐ型シリコン基板、３・・・第１の溝部、４・
・・柱状領域、５・・・ゲート絶縁膜、６・・・ゲート
電極（ポリシリコン層）、７１．７□・・・ｎ４型不純
物層、８・・・ＣＶＤ酸化膜、８′・・・ゲート電極上
を覆うＣＶＤ酸化膜、９．・・・第２の溝部、９．・・
・第３の溝部、１０１　　１０□・・・ソース／ドレイ
ン拡散層、１１・・・アルミニウム膜、１１１〜１１３
・・・配線、１２・・・層間絶縁膜、１３・・・コンタ
クト孔、１４・・・ＳＥＧ法にて形成した柱状領域。

Claims (4)

【特許請求の範囲】
1. （１）少なくとも一方の面に第１の主面と、これと基板
   厚方向に互いに高さの異なる第２の主面と、これらを互
   いに継ぐ側面とからなる柱状領域を有し、前記第２の主
   面は平面でみて屈曲した箇所を、少なくとも１箇所有し
   、これに伴って前記柱状領域は屈曲した箇所を有する半
   導体基板と、前記第１、第２の主面の表面領域に形成さ
   れた基板と反対導電型の第１、第２の領域と、前記柱状
   領域の側面に沿って屈曲した箇所を有して形成されたゲ
   ート電極とを有するＦＥＴを具備することを特徴とする
   半導体装置。
2. （２）前記柱状領域の側面は、相対向する箇所を有し、 前記相対向する箇所の間隔ｄと、前記ゲート電極の厚さ
   Ｔとの関係が、 ｄ＞２Ｔ であることを特徴とする請求項（１）記載の半導体装置
   。
3. （３）前記柱状領域は、 最小幅をｂ、ゲート空乏層の幅をｘｊとした場合、 ｂ≦２ｘｊ の関係が満足される寸法を有することを特徴とする請求
   項（１）記載の半導体装置。
4. （４）少なくとも一方の面に第１の主面を有する半導体
   基板に、第１の主面と基板厚方向に互いに高さが異なる
   第２の主面を、これらを互いに接続する側面を有し、か
   つ屈曲した箇所を有して形成する工程と、 第１、第２の主面、並びにこれらを接続する側面に、第
   １の絶縁膜を形成する工程と、 第１の絶縁膜上に第１の導体膜を堆積形成する工程と、 前記第１の導体膜をエッチングし、前記側面に沿って側
   壁状に所定量残置させる工程と、前記側壁状に残置した
   第１の導体膜をマスクに、基板と反対導電型の第１の不
   純物を第１、第２の主面に導入する工程と、 全面に第２の絶縁膜を堆積形成する工程と、前記第２の
   絶縁膜をエッチングし、前記側面に沿って、かつ前記第
   １の導体膜上を覆って側壁状に所定量残置させる工程と
   、 前記第２の絶縁膜をエッチングすることで露出する第１
   、第２の主面からこれらを構成する材料である半導体を
   、第２の絶縁膜をマスクに所定量エッチングし、少なく
   とも２つの第１、第２の溝部を形成する工程と、 前記第２の絶縁膜をマスクに、基板と反対導電型の第２
   の不純物を第１、第２の溝部内に導入する工程と、 全面に第２の導体膜を形成する工程と、 第２の導体膜を少なくとも前記第２の絶縁膜が露出する
   までエッチングして前記第１、第２の溝部内に残置させ
   、配線を形成する工程と、を具備することを特徴とする
   半導体装置の製造方法。