JPH0321999B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、スタテイツク型MOSメモリ装置の
如きメモリ装置に関するものである。

〔従来の技術〕

第１図は従来のスタテイツク型MOSメモリ装
置の一例を示すもので、その要部構成図である。

第１図において、１，２はメモリセル群（メモ
リプレーン）で、その単位回路（メモリセル）３
は、４，５，６，７の４つのMOSトランジスタ
（以下MOSTと略記する）と８，９の抵抗より成
る。このメモリセルはワード線１０，１１を駆動
するデコーダ１２でアクセスされ、出力信号はデ
ータ線１３，１４に微少な電位差として現われ、
スイツチ用MOST１５，１６を通してコモンデ
ータ線１７，１８に現われる。このコモンデータ
線１７，１８にはすべてのスイツチMOSTのド
レインが接続されるため、寄生容量が大きくな
り、メモリ装置の高速動作に妨げとなる。このた
め、通常、このコモンデータ線をMOSTを用い
て複数個に分割して性能向上を図つている。第１
図では、例として、２分割したものを示してい
る。前記の微少な信号は、したがつて１９，２０
あるいは２１，２２のMOSTのどちらかをオン
させることで選択し、センス増幅器２３の入力端
子２４，２５に供給される。２６，２７及び２
８，２９，３０，３１のMOSTはデータ線１３，
１４及びコモンデータ線１７，１８，３２，３３
を所定の電位に保つための負荷である。なお、３
４は出力バツフア回路である。

上記構成のメモリ装置において、コモンデータ
線１７，１８，３２，３３の微少信号を増幅する
センス増幅器２３及び出力バツフア回路３４とし
て、従来、第２図に示す回路が用いられてきた。
図において２４，２５はセンス増幅器２３の入力
端子で、コモンデータ線（第１図１７，１８，３
２，３３）からの信号が入力される。３５，３６
は入力端子２４，２５の微少な差動電位を受ける
１対の差動接続のＮ型MOST（以下NMOSTと略
記する）で、３７，３８はＰ型MOST（以下
PMOSTと略記する）で負荷（負荷用素子）とな
つている。PMOST３８のゲートとドレインは共
通接続され、PMOST３７，３８は定電流源とし
て動作する。すなわち、PMOST３７，３８は
NMOS３５，３６のドレインの負荷として動作
する。

いま、入力端子２４，２５にそれぞれV_cc−
V_th、V_cc−V_th−ΔVの電位が与えられるものとす
る。但しV_cc：電源電圧、V_th：例えば第１図の
NMOST３６のしきい電圧、ΔV：メモリセルが
アクセスされた時に生ずる微小電位差（以下にお
いても同様とする）である。そのとき節点３９は
高電位に移行し、PMOST３７に流れる電流を減
少せしめ、節点（センス増幅器の出力端子）４０
の電位をより低下させる。NMOST４１はその
ゲート端子４２が起動制御パルス信号によつて高
電位になつた時だけ動作状態とするスイツチであ
る。このようにしてセンス増幅器の出力端子４０
には信号が出力され、その信号はインバータ回路
４３，４４によりさらに増幅され、出力バツフア
回路３４に伝達される。

出力バツフア回路３４は出力トランジスタ４
５，４６、書き込み信号とチツプセレクト信号で
作られる信号・CSで制御されるロジツク部４
７，４８、インバータ回路４９，５０で構成さ
れ、センス増幅器２３の出力信号がインバータ回
路４３を介して得られる信号５１と、さらにイン
バータ回路４４を介して得られる信号５２の２つ
の信号が入力される。なお、５３は上記出力バツ
フア回路３４の出力端子である。

〔発明が解決しようとする課題〕

しかしながら、本発明者等の検討の結果、上記
構成のセンス増幅器及び出力バツフア回路を備え
た従来のメモリ装置は、下記の如き基本的問題を
有することが明らかとなつた。

すなわち、第２図のセンス増幅器２３自体を
高速化するためには、NMOST３５，３６、
PMOST３７，３８を大寸法のトランジスタと
したり、ゲート端子４２に供給される制御パル
ス信号に応答してスイツチMOST４１に流れ
る電流を大きな値とする必要があるが、集積回
路の集積密度もしくは消費電力の点で問題があ
る。

また、本発明者等の検討の結果、上記従来の
メモリ装置はさらに下記の如き点においても改
良の余地を有することが明らかとなつた。すな
わち、 センス増幅器２３の出力と後段の出力バツフ
ア回路３４のインバータ回路４３の入力との間
には１本の信号出力線しかないため、この１本
の信号出力線には雑音（例えば、スイツチ
MOST４１のゲート端子４２に供給される制
御パルスに起因する雑音等）が誘起されやす
く、この雑音に応答して出力バツフア回路３４
の出力MOST４５，４６の一方が導通して出
力端子５３に雑音成分が生じること。

センス増幅器２３から１本の出力線しか出て
いないため、出力バツフア回路３４への２本の
入力信号５１，５２をインバータ回路を介して
作る必要があること。

２本の入力信号５１，５２間に必然的に遅延
が生じ、出力トランジスタ４５，４６への入力
信号５４，５５の位相を合わせ、上記出力トラ
ンジスタ４５，４６で費やされる貫通電流を減
らすためには、ロジツク部４７，４８及びイン
バータ回路４９，５０で位相を合わせる必要が
あり、回路設計が複雑になること。

出力トランジスタの入力信号５４，５５の位
相を合わせる必要性から、必然的に信号５１に
比べ遅い信号５２で全体の遅延時間が決まつて
くること。

従つて、本発明の目的とするところは上記の問
題点を解消し、メモリ装置のセンス増幅器自体を
高速化することにある。

また、本発明の実施例によれば雑音の影響を受
けにくく、高速で動作するメモリ装置を提供する
ことも可能である。

〔課題を解決するための手段〕

上記の目的を達成するために本発明のメモリ装
置においては、センス増幅器の増幅回路部を、２
つの入力端子の微小な差動電位を受ける従来の増
幅回路（第２図に破線で囲んで示した部分）５６
を２組用い、この２つの増幅回路の出力端子と入
力端子との間に容量素子を接続するものである。

さらに、本発明の具体的実施形態によれば、こ
の２つの増幅回路の出力と後段の出力バツフア回
路の入力との間に２本の信号線を配置し、この２
本の信号線に得られる同位相で逆相の２つの増幅
信号に後段の出力バツフアの２つの出力トランジ
スタを応答せしめるものである。

〔作用〕

２つの増幅回路の出力端子と入力端子との間に
接続された容量素子を介して信号の正帰還が生
じ、入力端子の信号に応答した出力端子の出力信
号がこの容量素子を介して入力端子に正帰還さ
れ、出力端子の出力信号が加速される。

また、本発明の具体的実施形態によれば、２つ
の増幅回路の出力と後段の入力との間に配置され
た２本の信号線の一方に雑音が誘起される場合
は、他方にもこの雑音と同相の雑音が誘起され
る。しかし、後段の出力バツフア回路は２本の信
号線の差信号成分には応答するが、この２本の信
号線の同相信号成分には感応しずらい回路構成で
あるため、後段の出力バツフア回路の出力端子に
おける雑音成分を低減することが可能となる。

また、従来の第２図の論理反転用インバータ回
路４４を用いることなく、後段の出力バツフア回
路３４の２つの出力トランジスタ４５，４６の入
力を駆動するための逆相の２つの増幅信号が整う
ので、貫通電流が低減されるとともに、高速のメ
モリ動作が実現される。

〔実施例〕

以下本発明を実施例によつて詳細に説明する。

第３図は本発明のメモリ装置に使用するセンス
増幅器及び出力バツフア回路の一構成例を示す回
路図である。

第３図において、前述のものと同一符号及び同
一記号のものは同一または均等部分を示すものと
し、説明は適宜省略する。また、３５，３６及び
３５′，３６′はそれぞれメモリセルから読み出さ
れた微小な差動電位を受ける一対のNMOSTで、
３７，３８及び３７′，３８′は負荷となる
PMOSTである。すなわち、第２図に破線で囲ん
で示した部分５６が２組対称に接続されている。
PMOST３８，３８′はいずれもゲートとドレイ
ンが共通接続されることによりPMOST３８，３
８′，３７，３７′は定電流源として動作するの
で、高速のスイツチングを行なうことができる。
また、PMOST３８，３８′，３７，３７′のソー
スに接続されたNMOST４１は、そのゲート端
子４２に、高レベル（“１”）の制御パルス信号が
供給された時だけセンス増幅器を動作状態とする
スイツチである。上記構成のセンス増幅器は２つ
の出力端子４０，４０′を有し、そこからの出力
信号はそれぞれ並列に設けたインバータ回路５
７，５８に導かれて増幅され、出力バツフア回路
３４に伝達される。

センス増幅器の入力端子２４の電圧が入力端子
２５の電圧より高レベルとなると、MOST３５
の導通度が増し、MOST３５′の導通度が下がる
ので、ほぼ同時にセンス増幅器の出力端子４０，
４０′はそれぞれ低レベル、高レベルに向かつて
変化する。この出力端子４０，４０′は２本の信
号線Ｌ１，Ｌ２を介してインバータ回路５７，５
８の入力に伝達されるので、このインバータ回路
５７，５８の出力はほぼ同時に高レベル、低レベ
ルにそれぞれ変化する。

従つて、出力制御信号・CSが高レベルの場
合は、NANDゲート回路４７，４８の出力はほ
ぼ同時に高レベル、低レベルにそれぞれ変化し、
インバータ回路４９，５０の出力５４，５５もほ
ぼ同時にそれぞれ低レベル、高レベルに変化す
る。かくして、出力MOST４５，４６はほぼ同
時にそれぞれ非導通状態、導通状態となつて、出
力端子５３にほぼ接地レベルの出力信号が現われ
る。

一方、センス増幅器の入力端子２４，２５の電
圧関係が上記と逆の場合は、上記と逆に出力端子
５３にほぼ電源電圧V_ccのレベルの出力信号が現
われる。

次に、第４図は、本発明のセンス増幅器部の一
実施例図である。第４図において、ブラツクボツ
クスで示したセンス増幅器２３′が前記第３図の
センス増幅器（入力端子２４，２５と出力端子４
０，４０′との間の部分）に相当する。さらに第
４図においては、出力端子４０′と入力端子２４
との間にはコンデンサ６０が接続され、出力端子
４０と入力端子２５との間にはコンデンサ５９が
接続されている。

センス増幅器２３′の入力端子２４，２５がそ
れぞれ高レベル、低レベルとなると、出力端子４
０，４０′は高レベルに変化する。従つて、出力
端子４０′の高レベル出力変化はコンデンサ６０
を介して入力端子２４に正帰還され、出力端子４
０の低レベル出力変化はコンデンサ５９を介して
入力端子２５に正帰還され、出力端子４０，４
０′のレベル変化が加速される。

第５図はセンス増幅器の動作波形を示したもの
で、同図ａは本発明、ｂは従来のセンス増幅器の
入出力波形図である。図において、点線はコモン
データ線からのセンス増幅器部への入力波形、実
線がセンス増幅器の出力波形である。増幅回路自
体の遅延時間は本発明のものは2ns程度であり、
従来回路（第２図）の出力波形に比べて高速とな
り、かつ0.3Vの入力電圧振幅を約2.5Vに増幅し
ていることが分かる。

第５図ａにおけるＡ及びＢは、第４図で示した
コンデンサ５９，６０によるカツプリングの効果
によるもので、スイツチング時に出力振幅を大き
くとり、次段の回路の動作速度を速めることがで
きる。

なお、第３図の実施例においては、従来の第２
図の論理反転用インバータ回路４４を用いること
なく、後段の出力バツフア回路３４の２つの出力
トランジスタ４５，４６の入力を駆動するための
逆相の２つの増幅信号の位相が整うので、貫通電
流が低減されるとともに、高速のメモリ動作が実
現される。

また、本実施例においては、NMOST３５，
３６，３５′，３６′のドレイン負荷である
PMOST３７，３８，３７′，３８′は入力端子２
４，２５の差信号に応答して出力端子４０，４
０′を高速充電し、一方この入力端子２４，２５
の差信号に応答してNMOST３５，３６，３
５′，３６′は出力を高速放電するので、高速のメ
モリ動作が実現される。

さらに、本実施例においては、２本の信号線Ｌ
１，Ｌ２に同相の雑音が誘起されたとしても、後
段の出力バツフア回路の出力MOST４５，４６
のゲートはこの雑音に応答して同相で制御され、
その導通度も同様に変化するので、出力端子５３
に伝達される雑音成分を大幅に低減することがで
きる。

また、第３図の実施例の回路を構成するモノリ
シツク集積回路においては、二つの出力４０，４
０′の直流バランスを得やすいという利点を有す
る。

また、第３図の実施例においては、二対の差動
対接続NMOST３５，３６，３５′，３６′のソ
ースにはMOST４１のみからなるスイツチ手段
が接続されているため、NMOST３５，３６の
ソースとNMOST３５′，３６′のソースとにそ
れぞれ別々のスイツチ手段を設けた場合と比較し
て、回路素子数が削減されるばかりか、二つの出
力４０，４０′の直流バランスを得やすいという
利点を有する。

本発明は上記実施例に限定されるものではな
く、種々の変形実施形態を採用することができ
る。

例えば、コモンデータ線に寄生する容量による
遅延時間の増大を防ぐため、センス増幅器を複数
個コモンデータ線の分割に応じて用い、その内の
１個だけを活性化して出力信号を取り出す方法を
取ることもでき、その場合には、第３図に示した
インバータ回路例えば、５７，５８を選択のロジ
ツク部に置きかえればよい。

〔発明の効果〕

以上説明したように、本発明によれば、センス
増幅器の出力信号変化が入力端子に正帰還される
ため、センス増幅器の出力信号変化が加速され、
メモリ装置のセンス増幅器自体を高速化すること
ができる。

なお、本発明の実施例によれば、センス増幅器
の２つの増幅回路の出力と後段の回路の入力との
間に配置された２本の信号線にそれぞれ同相の雑
音が誘起されたとしても、後段の回路が２本の信
号線の同相信号成分に感応しずらい回路構成であ
るため、後段の回路の出力端子における雑音成分
を低減することが可能であり、また後段の出力バ
ツフア回路の２つの出力トランジスタを駆動する
ための逆相の増幅信号の位相が整うので、貫通電
流が低減されるとともに、高速のメモリ動作が実
現される。

【図面の簡単な説明】

第１図は従来のメモリ装置の一例を示す要部構
成図、第２図は従来のセンス増幅器部及び出力バ
ツフア回路部の構成の一例を示す回路図、第３図
は本発明のセンス増幅器部及び出力バツフア回路
部の構成の一実施例を示す回路図、第４図は本発
明のセンス増幅器部の他の実施例を示す回路図、
第５図は本発明および従来例における動作波形図
である。 ＜符号の説明＞、１，２……メモリセル群（メ
モリプレーン）、３……単位回路（メモリセル）、
１２……デコーダ、１７，１８，３２，３３……
コモンデータ線、２３，２３′……センス増幅器、
２４，２５……センス増幅器の入力端子、３４，
３４……出力バツフア回路、３５，３６，３５′，
３６′……差動形ペアを構成する素子、３７，３
８，３７′，３８′……負荷用素子、４０，４０′
……センス増幅器の出力端子、５６……増幅回
路、５９，６０……コンデンサ。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルと、該メモリセルから読み出され
   た信号を増幅するためのセンス増幅器とを具備し
   てなるメモリ装置において、 第１と第２の入力端子の間に与えられる差動入
   力信号に応答するとともに該第１の入力端子の信
   号と同相であり該第２の入力端子の信号と逆相の
   一つの増幅出力信号をその出力端子にそれぞれ発
   生する第１と第２の増幅回路によつて上記センス
   増幅器を構成し、上記第１の増幅回路の上記第１
   の入力端子と上記第２の増幅回路の上記第２の入
   力端子とを共通接続するとともに第１の容量素子
   を介して上記第１の増幅回路の上記出力端子に接
   続し、上記第１の増幅回路の上記第２の入力端子
   と上記第２の増幅回路の上記第１の入力端子とを
   共通接続するとともに第２の容量素子を介して上
   記第２の増幅回路の上記出力端子に接続してなる
   ことを特徴とするメモリ装置。 ２ 上記第１と第２の増幅回路によつて構成され
   てなる上記センス増幅器は、第１、第２、第３、
   第４のトランジスタと、該第１、第２、第３、第
   ４のトランジスタと逆導電型の第５、第６、第
   ７、第８のトランジスタとを有し、上記第１、第
   ２、第３、第４のトランジスタのソースが第１動
   作電位点に接続され、上記第５、第６、第７、第
   ８のトランジスタのソースが第２動作電位点に接
   続され、上記第１のトランジスタのゲートと上記
   第３のトランジスタのゲートとが接続され、上記
   第２のトランジスタのゲートと上記第４のトラン
   ジスタのゲートとが接続されてなり、上記第２の
   トランジスタのドレインの電流に応答した電圧が
   上記第６のトランジスタのソース・ドレイン間に
   発生され、上記第６のトランジスタのソース・ド
   レイン間に発生された該電圧が上記第５のトラン
   ジスタのソース・ゲート間に印加されることによ
   り上記第５のトランジスタのドレインに流れる電
   流が設定され、上記第３のトランジスタのドレイ
   ンの電流に応答した電圧が上記第７のトランジス
   タのソース・ドレイン間に発生され、上記第７の
   トランジスタのソース・ドレイン間に発生された
   該電圧が上記第８のトランジスタのソース・ゲー
   ト間に印加されることにより上記第８のトランジ
   スタのドレインに流れる電流が設定され、上記第
   １のトランジスタのドレインに流れる電流と上記
   第５のトランジスタのドレインに流れる電流との
   差電流によつて第１増幅信号を得、上記第４のト
   ランジスタのドレインに流れる電流と上記第８の
   トランジスタのドレインに流れる電流との差電流
   によつて第２増幅信号を得るように構成され、 上記センス増幅器の上記第１増幅信号と上記第
   ２増幅信号とはそれぞれ第１信号線と第２信号線
   とを介して後段の回路の第１入力と第２入力とに
   伝達されることを特徴とする特許請求の範囲第１
   項記載のメモリ装置。 ３ 上記第１と第２の増幅回路によつて構成され
   てなる上記センス増幅器は、第１、第２、第３、
   第４のトランジスタと、該第１、第２、第３、第
   ４のトランジスタと逆伝導型の第５、第６、第
   ７、第８のトランジスタとを有し、上記第１、第
   ２、第３、第４のトランジスタのソースが第１動
   作電位点に接続され、上記第５、第６、第７、第
   ８のトランジスタのソースが第２動作電位点に接
   続され、上記第１のトランジスタのゲートトと上
   記第３のトランジスタのゲートとが接続され、上
   記の第２のトランジスタのゲートと上記第４のト
   ランジスタのゲートとが接続されてなり、上記第
   ２のトランジスタのドレインの電流に応答した電
   圧が上記第６のトランジスタのソース・ドレイン
   間に発生され、上記第６のトランジスタのソー
   ス・ドレイン間に発生された該電圧が上記第５の
   トランジスタのソース・ゲート間に印加されるこ
   とにより上記第５のトランジスタのドレインに流
   れる電流が設定され、上記第３のトランジスタの
   ドレインの電流に応答した電圧が上記第７のトラ
   ンジスタのソース・ドレイン間に発生され、上記
   第７のトランジスタのソース・ドレイン間に発生
   された該電圧が上記第８のトランジスタのソー
   ス・ゲート間に印加されることにより上記第８の
   トランジスタのドレインに流れる電流が設定さ
   れ、上記第１のトランジスタのドレインに流れる
   電流と上記第５のトランジスタのドレインに流れ
   る電流との差電流によつて第１増幅信号を得、上
   記第４のトランジスタのドレインに流れる電流と
   上記第８のトランジスタのドレインに流れる電流
   との差電流によつて第２増幅信号を得るように構
   成され、 上記センス増幅器の上記第１増幅信号と上記第
   ２増幅信号とはそれぞれ第１信号線と第２信号線
   とを介して後段の回路の第１入力と第２入力とに
   伝達され、 上記後段の回路は上記第１動作電位点と上記第
   ２動作電位点との間に直列接続された第９と第10
   のトランジスタとを具備し、上記後段の回路の上
   記第１入力と該第９のトランジスタの制御入力と
   の間に接続された論理回路数と上記後段の回路の
   上記第２入力と該第10のトランジスタの制御入力
   との間に接続された論理回路数とを等しく設定す
   ることにより、上記第９と第10のトランジスタの
   上記制御入力を実質的に位相差の無い相互に逆相
   の相補信号で駆動することを特徴とする特許請求
   の範囲第１項記載のメモ装置。 ４ 上記第６のトランジスタのゲートとドレイン
   とが接続され、上記第７のトランジスタのゲート
   とドレインとが接続されてなることを特徴とする
   特許請求の範囲第２項または第３項に記載のメモ
   リ装置。 ５ 上記第１、第２、第３、第４のトランジスタ
   のソースと上記第１動作電位点との間には制御信
   号によつて制御されるスイツチ手段が接続されて
   なることを特徴とする特許請求の範囲第４項記載
   のメモリ装置。 ６ 上記スイツチ手段は他のトランジスタによつ
   て構成され、上記第１乃至第８のトランジスタに
   流れる動作電流は該他のトランジスタに流れる電
   流のみによつて実質的に設定されてなることを特
   徴とする特許請求の範囲第５項記載のメモリ装
   置。 ７ 上記後段の回路は上記第１入力と上記第２入
   力の差信号成分に対して高い感度を有し、上記第
   １入力と上記第２入力の同相信号成分に対して低
   い感度を有する回路であることを特徴とする特許
   請求の範囲第１項乃至第６項のいずれかに記載の
   メモリ装置。 ８ 上記後段の回路は出力バツフア回路であるこ
   とを特徴とする特許請求の範囲第７項記載のメモ
   リ装置。 ９ アクセスされたメモリセルからの読み出し信
   号を伝達するコモンデータ線を介して上記メモリ
   セルから読み出された信号が上記センス増幅器の
   上記第１と第３のトランジスタのゲートと上記第
   ２と第４のトランジスタのゲートとに伝達される
   ことを特徴とする特許請求の範囲第１項乃至第８
   項のいずれかに記載のメモリ装置。